Published June 30, 2021
| Version v1
Publication
Open
Analysis of Existing and Proposed 3-Bit and Multi-Bit Multiplier Algorithms for FIR Filters and Adaptive Channel Equalizers on FPGA
- 1. Quaid-e-Awam University of Engineering, Science and Technology
- 2. Mehran University of Engineering and Technology
Description
Different multiplication algorithms have different performance characteristics. Some are good at speed while others consume less area when implemented on hardware, like Field Programmable Gate Array (FPGA)-the advanced implementation technology for DSP systems. The eminent parallel and sequential multiplication algorithms include Shift and Add, Wallace Tree, Booth, and Array. The multiplier optimization attempts have also been reported in adders used for partial product addition. In this paper, analogous to conventional multipliers, two new multiplication algorithms implemented on FPGA are shown and compared with conventional algorithms as stand-alone and by using them in the implementation of FIR filters and adaptive channel equalizer using the LMS algorithm. The work is carried out on Spartan-6 FPG that may be extended for any type of FPGA. Results are compared in terms of resource utilization, power consumption, and maximum achieved frequency. The results show that for a small length of coefficients like 3-bit, the proposed algorithms work very well in terms of achieved frequency, consumed power, and even resource utilization. Whilst for the length greater than 3-bit, the Pipelined multiplier is much better in frequency than the proposed and conventional ones, and the Booth multiplier consumes fewer resources in terms of lookup tables.
Translated Descriptions
⚠️
This is an automatic machine translation with an accuracy of 90-95%
Translated Description (Arabic)
تتميز خوارزميات الضرب المختلفة بخصائص أداء مختلفة. بعضها جيد في السرعة بينما يستهلك البعض الآخر مساحة أقل عند تنفيذه على الأجهزة، مثل مصفوفة البوابة القابلة للبرمجة الميدانية (FPGA)- تقنية التنفيذ المتقدمة لأنظمة مزود خدمة التوصيل. تشمل خوارزميات الضرب المتوازي والمتسلسل البارزة Shift و Add و Wallace Tree و Booth و Array. كما تم الإبلاغ عن محاولات تحسين المضاعف في الأدمغة المستخدمة لإضافة منتج جزئي. في هذه الورقة، على غرار المضاعفات التقليدية، يتم عرض خوارزميتين جديدتين للضرب يتم تنفيذهما على FPGA ومقارنتهما مع الخوارزميات التقليدية كخوارزميات قائمة بذاتها وباستخدامها في تنفيذ مرشحات FIR ومعادل القناة التكيفي باستخدام خوارزمية LMS. يتم تنفيذ العمل على Spartan -6 FPG الذي يمكن تمديده لأي نوع من FPGA. تتم مقارنة النتائج من حيث استخدام الموارد واستهلاك الطاقة والحد الأقصى للتردد المحقق. تظهر النتائج أنه بالنسبة لطول صغير من المعاملات مثل 3 بت، تعمل الخوارزميات المقترحة بشكل جيد للغاية من حيث التردد المحقق، والطاقة المستهلكة، وحتى استخدام الموارد. بينما بالنسبة للطول الذي يزيد عن 3 بت، فإن مضاعف الأنابيب أفضل بكثير من حيث التردد من المضاعفات المقترحة والتقليدية، ويستهلك مضاعف المقصورة موارد أقل من حيث جداول البحث.Translated Description (French)
Différents algorithmes de multiplication ont des caractéristiques de performance différentes. Certains sont rapides tandis que d'autres consomment moins de surface lorsqu'ils sont mis en œuvre sur du matériel, comme le FPGA (Field Programmable Gate Array), la technologie de mise en œuvre avancée pour les systèmes DSP. Les éminents algorithmes de multiplication parallèle et séquentielle comprennent Shift and Add, Wallace Tree, Booth et Array. Les tentatives d'optimisation du multiplicateur ont également été rapportées dans les additionneurs utilisés pour l'ajout partiel de produit. Dans cet article, analogue aux multiplicateurs conventionnels, deux nouveaux algorithmes de multiplication mis en œuvre sur FPGA sont présentés et comparés aux algorithmes conventionnels en tant qu'autonomes et en les utilisant dans la mise en œuvre de filtres FIR et d'égaliseur de canal adaptatif utilisant l'algorithme LMS. Les travaux sont réalisés sur Spartan-6 FPG qui peut être étendu pour tout type de FPGA. Les résultats sont comparés en termes d'utilisation des ressources, de consommation d'énergie et de fréquence maximale atteinte. Les résultats montrent que pour une petite longueur de coefficients comme 3 bits, les algorithmes proposés fonctionnent très bien en termes de fréquence atteinte, d'énergie consommée et même d'utilisation des ressources. Alors que pour la longueur supérieure à 3 bits, le multiplicateur pipeline est beaucoup mieux en fréquence que les multiplicateurs proposés et conventionnels, et le multiplicateur Booth consomme moins de ressources en termes de tables de recherche.Translated Description (Spanish)
Diferentes algoritmos de multiplicación tienen diferentes características de rendimiento. Algunos son buenos para la velocidad, mientras que otros consumen menos área cuando se implementan en hardware, como Field Programmable Gate Array (FPGA), la tecnología de implementación avanzada para sistemas DSP. Los eminentes algoritmos de multiplicación paralela y secuencial incluyen Shift and Add, Wallace Tree, Booth y Array. Los intentos de optimización del multiplicador también se han informado en los sumadores utilizados para la adición parcial de productos. En este artículo, de manera análoga a los multiplicadores convencionales, se muestran dos nuevos algoritmos de multiplicación implementados en FPGA y se comparan con los algoritmos convencionales como independientes y al usarlos en la implementación de filtros FIR y ecualizador de canal adaptativo utilizando el algoritmo LMS. El trabajo se realiza en FPG Spartan-6 que puede ampliarse para cualquier tipo de FPGA. Los resultados se comparan en términos de utilización de recursos, consumo de energía y frecuencia máxima alcanzada. Los resultados muestran que para una pequeña longitud de coeficientes como 3 bits, los algoritmos propuestos funcionan muy bien en términos de frecuencia alcanzada, energía consumida e incluso utilización de recursos. Mientras que para la longitud superior a 3 bits, el multiplicador Pipelined es mucho mejor en frecuencia que los propuestos y convencionales, y el multiplicador Booth consume menos recursos en términos de tablas de búsqueda.Files
106.pdf
Files
(287 Bytes)
| Name | Size | Download all |
|---|---|---|
|
md5:f3f352cc7e10397685bf499534c4ba04
|
287 Bytes | Preview Download |
Additional details
Additional titles
- Translated title (Arabic)
- تحليل خوارزميات المضاعف 3 بت ومتعدد البتات الحالية والمقترحة لمرشحات FIR ومعادلات القنوات التكيفية على FPGA
- Translated title (French)
- Analyse des algorithmes multiplicateurs 3 bits et multi-bits existants et proposés pour les filtres FIR et les égaliseurs de canaux adaptatifs sur FPGA
- Translated title (Spanish)
- Análisis de algoritmos de multiplicador de 3 bits y multibit existentes y propuestos para filtros FIR y ecualizadores de canal adaptativos en FPGA
Identifiers
- Other
- https://openalex.org/W3204466364
- DOI
- 10.52584/qrj.1901.12