Published February 9, 2022 | Version v1
Publication Open

Simple analytical model for accurate switching loss calculation in power MOSFETs using non‐linearities of Miller capacitance

Creators

  • 1. Universidade Federal da Bahia
  • 2. Universidade Federal de Santa Maria

Description

IET Power ElectronicsVolume 15, Issue 7 p. 594-604 ORIGINAL RESEARCHOpen Access Simple analytical model for accurate switching loss calculation in power MOSFETs using non-linearities of Miller capacitance Edemar O. Prado, Corresponding Author Edemar O. Prado edemar.prado@ufba.br Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, Brazil Correspondence Edemar O. Prado, Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, BA, Brazil. Email: edemar.prado@ufba.brSearch for more papers by this authorPedro C. Bolsi, Pedro C. Bolsi Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilSearch for more papers by this authorHamiltom C. Sartori, Hamiltom C. Sartori Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilSearch for more papers by this authorJosé Renes Pinheiro, José Renes Pinheiro Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilSearch for more papers by this author Edemar O. Prado, Corresponding Author Edemar O. Prado edemar.prado@ufba.br Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, Brazil Correspondence Edemar O. Prado, Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, BA, Brazil. Email: edemar.prado@ufba.brSearch for more papers by this authorPedro C. Bolsi, Pedro C. Bolsi Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilSearch for more papers by this authorHamiltom C. Sartori, Hamiltom C. Sartori Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilSearch for more papers by this authorJosé Renes Pinheiro, José Renes Pinheiro Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilSearch for more papers by this author First published: 09 February 2022 https://doi.org/10.1049/pel2.12252AboutSectionsPDF ToolsRequest permissionExport citationAdd to favoritesTrack citation ShareShare Give accessShare full text accessShare full-text accessPlease review our Terms and Conditions of Use and check box below to share full-text version of article.I have read and accept the Wiley Online Library Terms and Conditions of UseShareable LinkUse the link below to share a full-text version of this article with your friends and colleagues. Learn more.Copy URL Share a linkShare onFacebookTwitterLinked InRedditWechat Abstract A simple and accurate analytical model for the estimation of switching losses on power MOSFETs is proposed. It consists of simplifying the non-linear behaviour of Miller capacitance as a function of voltage. Experimental results are used to validate the model in the 5–500 kHz range. The proposed analytical model is compared to other frequently used methods. Results confirm the accuracy of the proposed model in different voltage levels, using four different MOSFET part numbers, spanning three technologies: SiC, superjunction, and conventional silicon. Because of its simplicity of implementation, it is especially recommended for applications that design converters by evaluating a large database of transistor part numbers. 1 INTRODUCTION Operating at frequencies of tens and hundreds of kHz, the use of hard-switching power converters, with increasingly higher power density, has progressively grown. This was achieved by technological advances in the development of wide bandgap and superjunction semiconductor technologies applied to MOSFETs [1-5]. In this scenario, the accurate estimation of transistor power losses is necessary. Otherwise, converter efficiency could be misinterpreted, resulting in either an undersized heat transfer system, which risks damaging MOSFET junction, or an oversized one, which makes the converter unnecessarily large and costly. Generally, there are three computational methods capable of estimating power losses on FETs: analytical, finite element analysis (FEA) and SPICE [6, 7]. The main differences among these are their accuracy, complexity, and computational time (Figure 1). Although less accurate, the analytical model is simple to use, as well as computationally faster than SPICE or FEA. For this reason, it is often the preferred method in designs, especially ones that employ large component databases and seek optimisation by iterating several converter operating points and MOSFET part numbers [1, 2, 5]. FIGURE 1Open in figure viewerPowerPoint Comparison of FEA, SPICE, and analytical loss estimation methods In the last few decades, a large number of authors addressed this subject, and different analytical models were proposed [8-13].These estimate conduction losses based on the MOSFET on-state resistance, and switching losses based on the voltage–current overlap time. Overlap duration is related to the charge and discharge times of gate-to-drain and gate-to-source capacitances. Thus, the accuracy of switching loss estimation relies on their adequate modelling. While gate-to-source capacitance may be considered linear, the gate-to-drain or Miller capacitance is non-linear. This non-linear behaviour is often either disregarded, as in refs. [8-11], or, in some cases, overestimated, as in ref. [12]. Because of this, these analytical models may have increasingly high error as frequency rises, due to inaccurate modelling of voltage–current overlap times. In order to improve their accuracy, the non-linear behaviour of Miller capacitance should be considered. However, analytical models that propose to be accurate over a wide frequency range tend to be complex. This is the case of ref. [13], at which the curve shape of Miller capacitance versus voltage is reproduced using a number of points equal to the voltage level (e.g. 300 points for 300 V). It is often the case that converters are designed using optimisation algorithms, evaluating a large database of MOSFET part numbers, aiming at one or more desired characteristics, such as cost, losses or volume [1, 2, 14-18]. In this case, the approach of ref. [13] makes it difficult to construct a large database. Therefore, a direct and accurate approach that considers the non-linear behaviour of Miller capacitance, with simple implementation, is necessary. Based on the outlined discussion, this manuscript presents two main contributions: Proposal of a simple and accurate approach to switching loss estimation, by a linearisation of Q GD $Q_{\text{GD}}$ . It may be used for different MOSFET technologies and voltage levels. A comparative analysis among analytical models [8-13] and the proposed method for the 5–500 kHz range. The losses estimated by each model are compared to the measurements, and discussed. Three different MOSFET technologies (silicon (Si), superjunction (SJ), silicon carbide (SiC)) are tested, using four transistor part numbers. The experimental results are measured using a double-pulse test circuit operating in steady state and thermal equilibrium. Losses are obtained based on the thermal resistance of each MOSFET and temperature measurements. 2 CONDUCTION LOSS MODEL The analytical model for estimating on-state losses in MOSFET transistors has been widely addressed in scientific papers [8, 9, 11], application notes [10, 12], and books [19, 20]. In all cases it is related to the product of current squared with drain-to-source on-state resistance R DSon $R_{\text{DSon}}$ . The value of R DSon $R_{\text{DSon}}$ is associated to the mechanisms that determine carrier mobility [21, 22]. A power equation is usually enough to model R DSon $R_{\text{DSon}}$ . The coefficients for this equation are obtained by fitting the values of measured R DSon $R_{\text{DSon}}$ as a function of junction temperature T J $T_{\text J}$ , which is a curve normally provided by the MOSFET manufacturer. The behaviour of the R DSon × T J $R_{\text{DSon}} \times T_{\text J}$ curve in mathematical form may be represented by ref. [12], R DSon ( T J ) = R DSon ( 25 ∘ C ) . 1 + α 100 T J − 25 ∘ C \begin{equation} R_{\text{DSon}(T_J)} = R_{\text{DSon}(25 ^\circ \text{C})}.{\left(1 + \frac{\alpha }{100}\right)}^{T_{\text J} - 25^\circ \text{C}} \end{equation} (1)where T J $T_{\text J}$ is the junction temperature during operation, R DSon ( 25 ∘ C ) $R_{\text{DSon}(25 ^\circ \text{C})}$ is the value of R DSon $R_{\text{DSon}}$ at 25 ∘ $^\circ$ C, and α $\alpha$ is the temperature coefficient, obtained from the slope of the R DSon × T J $R_{\text{DSon}} \times T_{\text J}$ curve from the datasheet. This way, the on-state (conduction) losses P C $P_{\text C}$ can be calculated as, P C = R DSon ( T j ) I RMS 2 . \begin{equation} {P_{\text{C}}} = {R_{\text{DSon}(Tj)}}{I_{\text{RMS}}}^2. \end{equation} (2) In the comparative analysis of Section 4, in order to have the same temperature dependence behaviour of R DSon $R_{\text{DSon}}$ for all models, Equation (2) is used to estimate conduction losses. Besides junction temperature, gate voltage has also a direct impact on on-state drain-to-source resistance. Therefore, R DSon $R_{\text{DSon}}$ is adjusted according to the applied gate voltage, following the electrical characteristics diagrams from each MOSFET datasheet. 3 SWITCHING LOSS MODEL This section presents the equations used in the approach proposed in this manuscript, which builds upon previous models. The overlap times are utilised to determine switching losses P SW $P_{\text{SW}}$ , P SW = 1 2 ( t on V DS I on + t off V DS I off ) F SW \begin{equation} {P_{\text{SW}}} = \frac{1}{2}({t_{\text{on}}}{V_{\text{DS}}}{I_{\text{on}}} + {t_{\text{off}}}{V_{\text{DS}}}{I_{\text{off}}}){F_{\text{SW}}} \end{equation} (3)where F SW $F_{\text{SW}}$ is the switching frequency, V DS $ V_{\text{DS}}$ is the drain-to-source voltage over the MOSFET, and I on $I_{\text{on}}$ , I off $I_{\text{off}}$ , t on $t_{\text{on}}$ , t off $t_{\text{off}}$ are the respective currents and overlap duration of MOSFET turn-on and turn-off. In some cases, as in refs. [9, 11, 12], losses associated to transistor output capacitance C OSS $C_{\text{OSS}}$ are added to Equation (3). However, these are not significant, and can be disregarded [23]. Time periods t on $t_{\text{on}}$ and t off $t_{\text{off}}$ are determined as, t on = Q I Gon \begin{gather} t_{\text{on}} = \frac{Q}{I_{\text{Gon}}} \end{gather} (4) t off = Q I Goff \begin{gather} t_{\text{off}} = \frac{Q}{I_{\text{Goff}}} \end{gather} (5)being gate currents I Gon $I_{\text{Gon}}$ and I Goff $I_{\text{Goff}}$ , I Gon = ( V gs − V PL ) / R G \begin{gather} I_{\text{Gon}} = (V_{\text{gs}} - V_{\text{PL}})/R_{\text G} \end{gather} (6) I Goff = V PL / R G \begin{gather} I_{\text{Goff}} = V_{\text{PL}}/R_{\text G} \end{gather} (7)in which V gs $V_{\text{gs}}$ and V PL $V_{\text{PL}}$ are the gate and plateau voltages, and the gate resistance R G $R_{\text G}$ = R Gext $R_{\text{Gext}}$ + R Gint $R_{\text{Gint}}$ , which correspond respectively to the external and intrinsic gate resistances [8]. The charge Q $Q$ , responsible for switching losses in the model, is given by the sum of the gate-to-source and drain-to-source charges, Q GS $Q_{\text{GS}}$ and Q GD $Q_{\text{GD}}$ , Q = Q GS + Q GD . \begin{equation} Q = Q_{\text{GS}} + Q_{\text{GD}}. \end{equation} (8) With these definitions, the losses by voltage–current overlap in the transistor may be estimated by Equation (3), as a function of switching frequency. The total losses are obtained by adding Equations (2) and (3), P TOT = P C + P SW . \begin{equation} P_{\text{TOT}} = P_{\text{C}}+P_{\text{SW}}. \end{equation} (9) Although switching losses depend on voltage–current overlap time, the fundamental difference among each model lies in the strategy to determine the charge of parasitic capacitances, Q GS $Q_{\text{GS}}$ and Q GD $Q_{\text{GD}}$ . 3.1 Model for Q GS $Q_{\text{GS}}$ The model for the gate-to-source capacitance C GS $C_{\text{GS}}$ is obtained during current transition. In this period the gate voltage is between the threshold ( V TH $V_{\text{TH}}$ ) and plateau voltages. Since C GS $C_{\text{GS}}$ is highly linear and larger than the gate-to-drain capacitance C GD $C_{\text{GD}}$ , it is customary to approximate C GS $C_{\text{GS}}$ by the input capacitance C ISS $C_{\text{ISS}}$ [7]. This approximation is also used in the proposed model. The gate-to-source charge is defined as, Q GS = C ISS ( V PL − V TH ) . \begin{equation} {Q_{\text{GS}}} = C_{\text{ISS}}(V_{\text{PL}} - V_{\text{TH}}). \end{equation} (10) 3.2 Previous modelling approaches for Q GD $Q_{\text{GD}}$ The model for MOSFET gate-to-drain capacitance C GD $C_{\text{GD}}$ (also called reverse transfer capacitance C RSS $C_{\text{RSS}}$ ) is obtained from the voltage transients of the transistor. C GD $C_{\text{GD}}$ is smaller than C GS $ C_{\text{GS}}$ and non-linear with respect to voltage [24]. In Figure 2, the datasheet C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ curve for several MOSFET part numbers of different voltages and technologies is presented. The non-linearity of C GD $C_{\text{GD}}$ is more prominent in transistors whose breakdown voltage V DSb $V_{\text{DSb}}$ is larger than 100 V. FIGURE 2Open in figure viewerPowerPoint Comparison of C GD $C_{\text{GD}}$ behaviour among MOSFETs with different technologies and V DSb $V_{\text{DSb}}$ Part of the analytical models analysed do not consider the non-linear behaviour of the C GD $C_{\text{GD}}$ curve to determine Q GD $Q_{\text{GD}}$ . It is taken directly from datasheet tables by refs. [8-10], and [11] uses the rise and fall times of current, instead of t on $t_{\text{on}}$ and t off $t_{\text{off}}$ in Equation (5). The analytical model proposed by ref. [12] considers the C GD $C_{\text{GD}}$ curve, but was conceived and validated for MOSFETs with V DSb $V_{\text{DSb}}$ below 40 V, where the non-linearity of the curve shape of C GD $C_{\text{GD}}$ is less prominent. A more detailed strategy, proposed by ref. [13], reproduces the entire shape of the C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ curve. The disadvantage of this strategy is using a large number of points (1 point per V DS $V_{\text{DS}}$ ), especially in applications that a large database of MOSFET part numbers is to be constructed. From this perspective, a simple and accurate approach to switching loss estimation is proposed, building upon the concepts of [12] and [23]. 3.2.1 Modelling strategy of ref. [12] Figure 3 shows the strategy used to obtain Q GD $Q_{\text{GD}}$ proposed by ref. [12]. In this model, Q GD $Q_{\text{GD}}$ is acquired by a two-point approximation in the C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ curve. The first point C GD 1 $C_{\text{GD}1}$ is taken at the drain-to-source voltage V DS $V_{\text{DS}}$ over the transistor, and the second point C GD 2 $C_{\text{GD}2}$ at the voltage equivalent to the drop in the MOSFET ( V DSon = R DSon I ON ) $(V_{\text{DSon}}=R_{\text{DSon}} I_{\text{ON}})$ . Both capacitances are given the same weight, being multiplied by the same voltage, V DS − V DSon $V_{\text{DS}} - V_{\text{DSon}}$ . The resulting charges are added and divided by two. FIGURE 3Open in figure viewerPowerPoint Strategy for extracting C GD $ C_{\text{GD}}$ using two points in the C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ curve proposed by ref. [12] With the development of superjunction and wide bandgap technologies, the usage of transistors at higher voltages and above 100 kHz is growing [25]. The different behaviours of C GD $C_{\text{GD}}$ for higher V DSb $V_{\text{DSb}}$ MOSFETs, shown in Figure 2, can result in errors when using ref. [12]. As an example, for a MOSFET with a variation of C GD $C_{\text{GD}}$ such as IPW60R040C7, the method proposed by ref. [12] will consider C GD 2 $C_{\text{GD}2}$ at the drop V DSon $V_{\text{DSon}}$ , and C GD 1 $C_{\text{GD}1}$ at V DS $V_{\text{DS}}$ . Since this MOSFET would have a C GD 2 $C_{\text{GD}2}$ three orders of magnitude greater than C GD 1 $C_{\text{GD}1}$ , and these are given the same weight, the value of C GD 2 $C_{\text{GD}2}$ would dominate over C GD 1 $C_{\text{GD}1}$ . The resulting Q GD $Q_{\text{GD}}$ would be overestimated. This leads to higher P SW $P_{\text{SW}}$ , with increasing error as frequency rises. The approach of ref. [12] is intended for MOSFETs such as the 40 V IRL40B212, which has a Miller capacitance variance smaller than an order of magnitude. However, low voltage models are often inadequately used to calculate switching losses in transistors operating with V DS $V_{\text{DS}}$ in the 400 V range, as done in refs. [24, 26, 27]. 3.2.2 Modelling strategy of ref. [23] Based on FEA, it is proposed to analyse the charge Q GD $Q_{\text{GD}}$ as two distinct portions, called Q 3 $Q_3$ and Q 4 $Q_4$ , shown in Figure 4. Up to charge Q 3 $Q_3$ , V DS $V_{\text{DS}}$ reduces abruptly to the transition voltage V X $V_X$ , and then decreases gradually until the on-state voltage drop V DSon $V_{\text{DSon}}$ is reached. V X $V_X$ is defined as the V DS $V_{\text{DS}}$ in which the n-type epitaxial layer on the oxide changes from depletion to accumulation. Q 3 $Q_3$ is defined as the increment of gate charge necessary for the voltage V DS $V_{\text{DS}}$ to drop to the transition voltage V X $V_{X}$ , and represents the most significant portion of switching losses. Q 4 $Q_4$ is the increment of charge needed for the gate voltage to finish the Miller plateau; it has little influence on switching losses, and can therefore be disregarded [23]. FIGURE 4Open in figure viewerPowerPoint Total gate charge characteristic with respect to V DS $V_{\text{DS}}$ (adapted from ref. [23]) This approach resulted in an analytical model validated with software DESSIS, with good accuracy. However, since manufacturers usually only provide the total charge between gate and drain, it is not possible to identify which portion corresponds to Q 3 $Q_3$ and Q 4 $Q_4$ , impairing the use of this analytical model. 3.3 Proposed model for Q GD $Q_{\text{GD}}$ In spite of having important contributions, both analytical models discussed in refs. [12] and [23] may not be adequate to model the behaviour of Q GD $Q_{\text{GD}}$ in transistors with non-linear C GD $C_{\text{GD}}$ , while the model in ref. [13] is not recommended for applications that seek to design converters using large MOSFET databases. To overcome these concerns, the use of the combined concepts of refs. [12] and [23] is proposed. The strategy consists of extracting points from the C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ curve, as done in ref. [12], while considering the gate charge analysis provided by ref. [23]. The latter defines that V X $V_X$ represents the most significant portion of switching losses, but does not present a way to obtain this parameter. The contribution of the proposed approach is to analytically determine the position V X $V_X$ in the C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ curve, and use it to estimate Q GD $Q_{\text{GD}}$ . With this, it is intended to adequately model the C GD × V DS $ C_{\text{GD}} \times V_{\text{DS}}$ behaviour, responsible for most of the losses caused by voltage transients in the voltage–current overlap. The switching voltage transient related to Q GD $Q_{\text{GD}}$ is influenced by R G $R_{\text G}$ and C GD $C_{\text{GD}}$ . These form an RC-circuit behaviour. Therefore, most of the charge/discharge of this RC-circuit will occur within two time constants ( 2 τ ) $(2\tau )$ , at which the voltage is at 13.5% of V DS $V_{\text{DS}}$ , as shown in Figure 5. This voltage will always be 13.5% at 2 τ $2\tau$ , independent of the actual value of R G $R_{\text G}$ and C GD $C_{\text{GD}}$ . FIGURE 5Open in figure viewerPowerPoint Illustration of V X $V_X$ at instant 2 τ $2\tau$ on MOSFET turn-on. The hatched triangle represents the linearisation of the overlap area considering 2 τ $2\tau$ The proposed method is based on a linearisation: tracing a line between 2 τ $2\tau$ and V DS $V_{\text{DS}}$ , a triangle is formed, identified in Figure 5. The area of this triangle is the same as the area under the discharge curve of V DS $V_{\text{DS}}$ . This knowledge is used to place the transition voltage V X $V_X$ in the C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ curve at 13.5% of V DS $V_{\text{DS}}$ . The gate-to-drain capacitance and charge, used to estimate t on $t_{\text{on}}$ and t off $t_{\text{off}}$ , are obtained from the two points identified as A and B in Figure 6. These must be allocated, respectively, at the transition voltage V X $V_X$ , and at the drain-to-source voltage over the MOSFET, V DS $V_{\text{DS}}$ . Points A and B are used in Equation (11), where an equivalent Q GD $Q_{\text{GD}}$ is obtained, represented by point 1 in Figure 6, Q GD = C GD ( B ) V DS + C GD ( A ) 0.135 V DS 2 \begin{equation} Q_{\text{GD}} = {\left(\frac{{C_{\text{GD}(\text{B})}}{V_{\text{DS}}}+C_{\text{GD}(\text{A})}0.135{V_{\text{DS}}}}{2}\right)} \end{equation} (11)at which C GD ( B ) $ {{\rm {C}}_{\text{GD}(\text{B})}}$ is the gate-to-drain capacitance at the applied V DS $V_{\text{DS}}$ , and C GD ( A ) $ {{\rm {C}}_{\text{GD}(\text{A})}}$ is the gate-to-drain capacitance at 13.5 % $\%$ of V DS $V_{\text{DS}}$ . The examples provided in Figure 6 are for MOSFETs operating at V DS = 50 % $V_{\text{DS}} = 50\%$ of V DSb $V_{\text{DSb}}$ . FIGURE 6Open in figure viewerPowerPoint Obtaining the Miller charge Q GD $Q_{\text{GD}}$ . Proposed approach (point 1, average Q GD $Q_{\text{GD}}$ of A and B) compared to ref. [12] (point 2). (a) IPW60R040C7. (b) IMW65R072M1H. (c) MTW20N50E. (d) IRFP260N To illustrate the difference between the proposed method and ref. [12], point 2 in Figure 6 represents the equivalent Q GD $Q_{\text{GD}}$ that would be found if ref. [12] were to be used, following the strategy described in Section 3.2. By using the proposed strategy to allocate V X $V_X$ (point A), the initial slope of the C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ curve may not influence the linearisation of Q GD $Q_{\text{GD}}$ due to the placement of point A, as in Figure 6(a,b). However, on other cases, as in Figure 6(c,d), V X $V_X$ (point A) is placed on top of the initial derivative of the curve. This means that the linearised value of Q GD $Q_{\text{GD}}$ will depend on the shape of the C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ curve, as well as the voltage over the MOSFET. As frequency increases, the PCB and internal MOSFET parasitic inductances have an impact on voltage and current transients [7, 23, 28]. Because of the complexity and uncertainty in the determination of these inductances, and the fact that PCB inductance is layout-dependent, the comparative analysis made in this work does not consider the impact of parasitic inductances. 4 MODEL VALIDATION AND COMPARATIVE ANALYSIS The chopper circuit shown in Figure 7 is designed to validate the results. It operates in steady-state and thermal equilibrium, with the parameters shown in Table 1. This disregards the thermal transients of the MOSFET, and the temperature on the device may be considered uniform [29]. TABLE 1. MOSFET and circuit parameters Parameter Symbol IPW60R040C7 IMW65R072M1H MTW20N50E IRFP260N Technology - Superjunction Silicon carbide Silicon Silicon Breakdown voltage V DSb $V_{\text{DSb}}$ 600 V 650 V 500 V 200 V Maximum junction temperature T J $T_{\text{J}}$ 150 ∘ $^\circ$ C 150 ∘ $^\circ$ C 150 ∘ $^\circ$ C 175 ∘ $^\circ$ C Inductance L $ L$ 1.7 mH 1.7 mH 1.7 mH 1.7 mH Load R 70 Ω $\Omega$ 70 Ω $\Omega$ 70 Ω $\Omega$ 35 Ω $\Omega$ Gate voltage V G $ V_{\text G}$ 15 V 15 V 15 V 15 V Gate resistance R G $ R_{\text{G}}$ 15 Ω $\Omega$ 15 Ω $\Omega$ 15 Ω $\Omega$ 15 Ω $\Omega$ Drain-to-source voltage V DS $V_{\text{DS}}$ 240/300/360 V 260/325/390 V 200/250/300 V 80/100/120 V Inductor average current I AVG $I_{\text{AVG}}$ 1.71/2.14/2.57 A 1.85/2.32/2.78 A 1.43/1.78/2.14 A 1.14/1.42/1.71 A FIGURE 7Open in figure viewerPowerPoint Test circuit: (a) diagram and (b) experimental setup. 1) Gate driver; 2) device under test; 3) diode with heat sink; 4) inductor; 5) resistive load (bottom side); 6) adjustable voltage source V D $ V_{\text{D}}$ used to maintain V DS $ V_{\text{DS}}$ constant; 7) air cooler From the temperature, total losses are obtained using the thermal resistances of each device. Tested MOSFETs are IPW60R040C7 (SJ), IMW65R072M1H (SiC), MTW20N50E (Si), and IRFP260N (Si); operated at voltages corresponding to 40%, 50%, and 60% of each respective MOSFET V DSb $V_{\text{DSb}}$ . In order the minimise the effects of reverse recovery, a freewheeling diode C3D10060A of SiC technology was used. For temperature measurements, a Fluke Ti20 thermal camera is used. This thermal imaging device has a precision of ± $ \pm$ 2 ∘ $^\circ$ C or 2%, whichever is the highest [30]. Thermal camera emissivity is set to 0.9. The ambient temperature is constant for each test, and the laboratory environment is kept separate from external interference in temperature, such as wind or other nearby heat sources. The temperatures in the junction, case and heat sink are modelled as a function of lost power (9) in the semiconductor [31, 32]. The junction temperature may be found with, T J = P TOT R θ JA + T A \begin{equation} T_{\text J} = P_{\text{TOT}} R_{\theta \text{JA}}+T_{\text A} \end{equation} (12)where T A $ T_{\text A}$ is the ambient temperature and R θ JA $ R_{\theta \text{JA}}$ the junction-ambient thermal resistance. Since the thermal resistance of a heat sink is non-linear with respect to length, number of fins, air flux, altitude, among others [29, 31, 33], the MOSFET is used without a heat sink, in order to increase the accuracy of thermal measurements. Total losses are obtained using case ( T C $T_{\text C}$ ) and ambient ( T A $T_{\text A}$ ) temperatures, and the case-ambient thermal resistance R θ CA $ R_{\theta \text{CA}}$ of each MOSFET, T C = R θ CA P TOT + T A . \begin{equation} T_{\text{C}} = R_{\theta \text{CA}}{P_{\text{TOT}}}+T_{\text{A}}. \end{equation} (13) The value of R θ CA $R_{\theta \text{CA}}$ is calculated with the thermal resistances provided by the manufacturer: junction-ambient R θ JA $R_{\theta \text{JA}}$ and junction-case R θ JC $R_{\theta \text{JC}}$ . From these, the thermal model is obtained for each MOSFET. 4.1 IPW60R040C7 The superjunction MOSFET IPW60R040C7 is used as an example of the procedure to obtain the thermal model. Its thermal resistances are R θ JA = 62 $R_{\theta \text{JA}} =62$ ∘ C / W $^\circ \mathrm{C/W}$ and R θ JC = 0.55 $R_{\theta \text{JC}}=0.55$ ∘ C / W $^\circ \mathrm{C/W}$ , resulting in R θ CA = 61.45 $ R_{\theta \text{CA}}=61.45$ ∘ C / W $^\circ \mathrm{C/W}$ . The C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ curve for this MOSFET part number is depicted in Figure 6(a). The thermal measurements for switching frequencies of 20, 50, and 100 kHz, with the air cooler off, are shown in Figure 8. FIGURE 8Open in figure viewerPowerPoint Thermal images acquired with Fluke Ti20 thermal camera and transistor IPW60R040C7 ( R θ CA = $ R_{\theta \text{CA}} =$ 61.45 ∘ C / W $^\circ \mathrm{C/W}$ ), without air cooling. (a) 20 kHz. (b) 50 kHz. (c) 100 kHz. T A = 25 $T_{\text A} = 25$ ∘ $^\circ$ C A comparison among thermal measurements, the proposed model and analytical models [8-13] is presented in Figure 9. In the comparative analysis of this section, conduction losses are estimated using Equation (2), and switching losses are estimated by implementing each analytical model. Red dots identify the case temperatures measured in IPW60R040C7. The continuou

⚠️ This is an automatic machine translation with an accuracy of 90-95%

Translated Description (Arabic)

IET Power Electronics المجلد 15، العدد 7 ص. 594-604 RESEARCHOPEN ACCESS نموذج تحليلي بسيط لحساب فقدان التبديل الدقيق في POWER MOSFETs باستخدام خطوط غير خطية لسعة ميلر Edemar O. Prado، المؤلف المراسل Edemar O. Prado edemar.prado@ufba.br مختبر كفاءة الطاقة (LABEFEA) الجامعة الفيدرالية في باهيا، السلفادور، باهيا، البرازيل مجموعة أبحاث إلكترونيات الطاقة والتحكم (GEPOC) الجامعة الفيدرالية في سانتا ماريا، سانتا ماريا، ريو غراندي دو سول، البرازيل المراسلات Edemar O. Prado، مختبر كفاءة الطاقة (LABEFEA) الجامعة الفيدرالية في باهيا، السلفادور، بكالوريوس، البرازيل. البريد الإلكتروني: edemar.prado@ufba.brSearch for more papers by this authorPedro C. Bolsi, Pedro C. Bolsi Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilSearch for more papers by this authorHamiltom C. Sartori, Hamiltom C. Sartori Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilSearch for more papers by this authorJosé Renes Pinheiro, José Renes Pinheiro Energy Efficiency Lab (LABEFEA) الجامعة الفيدرالية في باهيا، سلفادور، باهيا، البرازيل مجموعة أبحاث إلكترونيات الطاقة والتحكم (GEPOC) الجامعة الفيدرالية في سانتا ماريا، سانتا ماريا، ريو غراندي دو سول، البرازيلالبحث عن المزيد من الأوراق من قبل هذا المؤلف إديمار أو برادو، المؤلف المراسل إديمار أو برادو edemar.prado@ufba.br مختبر كفاءة الطاقة (LABEFEA) الجامعة الفيدرالية في باهيا، سلفادور، باهيا، البرازيل مجموعة أبحاث إلكترونيات الطاقة والتحكم (GEPOC) الجامعة الفيدرالية في سانتا ماريا، سانتا ماريا، ريو غراندي دو سول، البرازيل المراسلات إديمار أو برادو، مختبر كفاءة الطاقة (LABEFEA) الجامعة الفيدرالية في باهيا، سلفادور، بكالوريوس، البرازيل. البريد الإلكتروني: edemar.prado@ufba.brSearch for more papers by this authorPedro C. Bolsi, Pedro C. Bolsi Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilSearch for more papers by this authorHamiltom C. Sartori, Hamiltom C. Sartori Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilSearch for more papers by this authorJosé Renes Pinheiro, مختبر خوسيه رينيس بينهيرو لكفاءة الطاقة (LABEFEA) الجامعة الفيدرالية في باهيا، سلفادور، باهيا، البرازيل مجموعة أبحاث إلكترونيات الطاقة والتحكم (GEPOC) الجامعة الفيدرالية في سانتا ماريا، سانتا ماريا، ريو غراندي دو سول، البرازيلالبحث عن المزيد من الأوراق البحثية من قبل هذا المؤلف نشرت لأول مرة: 09 فبراير 2022 https://doi.org/10.1049/pel2.12252AboutSectionsPDF ToolsRequest permissionExport citationAdd to favouritesTrack citation ShareShare Give accessShare full text accessShare full - text accessالرجاء مراجعة شروط وأحكام الاستخدام الخاصة بنا ووضع علامة في المربع أدناه لمشاركة النسخة الكاملة من المقالة .لقد قرأت وقبلت شروط وأحكام الاستخدام الخاصة بمكتبة وايلي أونلاين .استخدام الرابط أدناه لمشاركة نسخة كاملة من هذه المقالة مع أصدقائك وزملائك. اعرف المزيد. انسخ عنوان URL شارك رابطًاشارك على FacebookTwitterLinked InRedditWechat Abstract تم اقتراح نموذج تحليلي بسيط ودقيق لتقدير خسائر التبديل على MOSFETs الطاقة. وهو يتألف من تبسيط السلوك غير الخطي لسعة ميلر كدالة للجهد. يتم استخدام النتائج التجريبية للتحقق من صحة النموذج في نطاق 5–500 كيلو هرتز. تتم مقارنة النموذج التحليلي المقترح بالطرق الأخرى المستخدمة بشكل متكرر. تؤكد النتائج دقة النموذج المقترح في مستويات الجهد المختلفة، باستخدام أربعة أرقام مختلفة لقطع MOSFET، والتي تغطي ثلاث تقنيات: SIC، superjunction، والسيليكون التقليدي. بسبب بساطة التنفيذ، يوصى به بشكل خاص للتطبيقات التي تصمم المحولات من خلال تقييم قاعدة بيانات كبيرة من أرقام أجزاء الترانزستور. 1 مقدمة العمل على ترددات عشرات ومئات من كيلو هرتز، واستخدام محولات الطاقة التبديل الثابت، مع كثافة طاقة أعلى على نحو متزايد، نمت تدريجيا. وقد تحقق ذلك من خلال التقدم التكنولوجي في تطوير تقنيات أشباه الموصلات واسعة النطاق وفائقة التوصيل المطبقة على MOSFETs [1-5]. في هذا السيناريو، من الضروري التقدير الدقيق لخسائر طاقة الترانزستور. خلاف ذلك، يمكن إساءة تفسير كفاءة المحول، مما يؤدي إما إلى نظام نقل حرارة صغير الحجم، مما قد يؤدي إلى إتلاف تقاطع MOSFET، أو نظام كبير الحجم، مما يجعل المحول كبيرًا ومكلفًا بشكل غير ضروري. بشكل عام، هناك ثلاث طرق حسابية قادرة على تقدير خسائر الطاقة على FETs: التحليل، تحليل العناصر المحدودة (FEA) والتوابل [6، 7]. الاختلافات الرئيسية بين هذه هي دقتها وتعقيدها ووقتها الحسابي (الشكل 1). على الرغم من أنه أقل دقة، إلا أن النموذج التحليلي سهل الاستخدام، بالإضافة إلى أنه أسرع حسابيًا من SPICE أو FEA. لهذا السبب، غالبًا ما تكون الطريقة المفضلة في التصميمات، خاصة تلك التي تستخدم قواعد بيانات مكونة كبيرة وتسعى إلى التحسين من خلال تكرار العديد من نقاط تشغيل المحول وأرقام أجزاء MOSFET [1، 2، 5]. الشكل 1 مفتوحة في الشكل المشاهدمقارنة باور بوينت لطرق تقدير الخسائر التحليلية في العقود القليلة الماضية، تناول عدد كبير من المؤلفين هذا الموضوع، وتم اقتراح نماذج تحليلية مختلفة [8-13]. وتقدر هذه الخسائر في التوصيل بناءً على مقاومة MOSFET في الولاية، وخسائر التبديل بناءً على وقت تداخل الجهد والتيار. ترتبط مدة التداخل بأوقات الشحن والتفريغ للسعات من البوابة إلى المصرف ومن البوابة إلى المصدر. وبالتالي، فإن دقة تقدير خسارة التبديل تعتمد على النمذجة الكافية. في حين أن السعة من البوابة إلى المصدر يمكن اعتبارها خطية، فإن السعة من البوابة إلى الصرف أو ميلر غير خطية. غالبًا ما يتم تجاهل هذا السلوك غير الخطي، كما هو الحال في المراجع. [8-11]، أو في بعض الحالات، مبالغ فيها، كما هو الحال في المرجع. [12]. لهذا السبب، قد يكون لهذه النماذج التحليلية خطأ كبير بشكل متزايد مع ارتفاع التردد، بسبب النمذجة غير الدقيقة لأوقات تداخل الجهد والتيار. من أجل تحسين دقتها، ينبغي النظر في السلوك غير الخطي لسعة ميلر. ومع ذلك، فإن النماذج التحليلية التي تقترح أن تكون دقيقة على نطاق تردد واسع تميل إلى أن تكون معقدة. هذه هي حالة المرجع. [13]، حيث يتم إعادة إنتاج شكل المنحنى لسعة ميلر مقابل الجهد باستخدام عدد من النقاط يساوي مستوى الجهد (على سبيل المثال 300 نقطة لـ 300 فولت). غالبًا ما يتم تصميم المحولات باستخدام خوارزميات التحسين، وتقييم قاعدة بيانات كبيرة من أرقام أجزاء MOSFET، بهدف الوصول إلى واحدة أو أكثر من الخصائص المرغوبة، مثل التكلفة أو الخسائر أو الحجم [1، 2، 14-18]. في هذه الحالة، يجعل نهج المرجع [13] من الصعب بناء قاعدة بيانات كبيرة. لذلك، من الضروري اتباع نهج مباشر ودقيق يأخذ في الاعتبار السلوك غير الخطي لسعة ميلر، مع التنفيذ البسيط. بناءً على المناقشة الموجزة، تقدم هذه المخطوطة مساهمتين رئيسيتين: اقتراح نهج بسيط ودقيق لتبديل تقدير الخسارة، من خلال خطية QGDQ _{\text{GD }}$ . يمكن استخدامه لتقنيات MOSFET المختلفة ومستويات الجهد. تحليل مقارن بين النماذج التحليلية [8-13] والطريقة المقترحة لنطاق 5–500 كيلو هرتز. تتم مقارنة الخسائر المقدرة من قبل كل نموذج بالقياسات، ومناقشتها. تم اختبار ثلاث تقنيات MOSFET مختلفة (السيليكون (Si)، التوصيل الفائق (SJ)، كربيد السيليكون (SiC))، باستخدام أربعة أرقام لقطع الترانزستور. يتم قياس النتائج التجريبية باستخدام دائرة اختبار مزدوجة النبض تعمل في حالة ثابتة وتوازن حراري. يتم الحصول على الخسائر بناءً على المقاومة الحرارية لكل MOSFET وقياسات درجة الحرارة. 2 نموذج فقدان التوصيل تم تناول النموذج التحليلي لتقدير الخسائر في الدولة في ترانزستورات MOSFET على نطاق واسع في الأوراق العلمية [8، 9، 11]، ملاحظات التطبيق [10، 12]، والكتب [19، 20]. في جميع الحالات، يتعلق الأمر بمنتج التيار المربع مع مقاومة التصريف إلى المصدر في الولاية RDSon $R _{\text{DSon}}$ . ترتبط قيمة RDSon $R _{\text{DSon }}$ بالآليات التي تحدد تنقل الناقل [21، 22]. عادة ما تكون معادلة القدرة كافية لنمذجة R DSon $R _{\text{DSon }}$ . يتم الحصول على معاملات هذه المعادلة عن طريق تركيب قيم R DSon المقاسة $R _{\text{DSon }}$ كدالة لدرجة حرارة التقاطع TJ $T _{\text J }$، وهو منحنى يتم توفيره عادة من قبل الشركة المصنعة لـ MOSFET. يمكن تمثيل سلوك منحنى R DSon × TJ $R_{\text{DSon}}\ times T _{\text J }$ في شكل رياضي بالرقم المرجعي. [12]، R DSon ( T J ) = R DSon ( 25 درجة مئوية ) . 1 + α 100 T J − 25 درجة مئوية \تبدأ{equation} R _{\text{DSon }( T_J)} = R _{\ text{DSon }( 25 ^\ circ \text {C})}. {\ left(1 +\ frac {\ alpha }{ 100}\ right )}^{ T _{\ text J }- 25 ^\ circ \text{C}}\ end {equation }( 1)حيث T J $T _{\text J }$ هي درجة حرارة التقاطع أثناء التشغيل، R DSon (25 درجة مئوية )$ R _{\text{DSon }( 25 ^\ circ \text{C })}$ هي قيمة R DSon $ R _{\ text {DSon }}$ عند 25 درجة مئوية، و α\alpha هي معامل درجة الحرارة، الذي تم الحصول عليه من المنحدر × R DSon ${ R _{ R}} T_text {C}} مرات }$. بهذه الطريقة، يمكن حساب الخسائر (التوصيل) في الحالة على النحو التالي: P C = R DSON ( T j ) I RMS 2 . \start{equation }{ P _{\text{C }}}={ R _{\text{DSon }( Tj )}}{ I _{\ text {RMS }}}^ 2. \end{equation }( 2) في التحليل المقارن للقسم 4، من أجل الحصول على نفس سلوك الاعتماد على درجة الحرارة لـ R DSon $R _{\text{DSon }}$ لجميع النماذج، يتم استخدام المعادلة (2) لتقدير خسائر التوصيل. إلى جانب درجة حرارة التقاطع، فإن جهد البوابة له أيضًا تأثير مباشر على مقاومة التصريف إلى المصدر في الحالة. لذلك، يتم ضبط RDSON $R _{\text{DSon}}$ وفقًا لجهد البوابة المطبق، باتباع مخططات الخصائص الكهربائية من كل ورقة بيانات MOSFET. 3 نموذج خسارة التبديل يقدم هذا القسم المعادلات المستخدمة في النهج المقترح في هذه المخطوطة، والذي يعتمد على النماذج السابقة. يتم استخدام أوقات التداخل لتحديد خسائر التبديل P SW $P _{\text{SW }}$، P SW = 1 2 ( t on V DS I on + t OFF V DS I off ) F SW \start{equation }{ P _{\ text{SW }}}=\ frac {1 }{ 2 }({ t _{\ text {on }}}{ V _{\ text{DS }}}{ I _{\ text {on }}}+{ t _{\ text{off }}}{ V _{\text{DS }}}}{ I _{\ text {off }}}){ F _{\text{SW}}}}\ end {equation }( 3) حيث F ${\ text{SW }}$ هو تردد التبديل، V DS $ V _{\text{DS }}}$ هو جهد الصرف إلى المصدر عبر MOSFET، و I ${\ text {off}}}\end {المعادلة }( 3)حيث F $F _{\text {SW }}}}$ هو تردد التحويل، و V DS $ V _{\text{DS }}}$ هو جهد الصرف إلى المصدر عبر MOSET، و I ${\ text{off }}}${ I _{\text {/ text{OFF}}}، و ${ t }}${ t_on ${ t }}}${ t}}، و $ t _{ t _{ t }}}${ t_off }}${ t _{ t _{ t }}}}}}{ t _{ t _{ t }}}}}}}}}}}}{ I. في بعض الحالات، كما هو الحال في المراجع. [9، 11، 12]، تتم إضافة الخسائر المرتبطة بسعة خرج الترانزستور C OSS $ C _{\text{OSS }}$ إلى المعادلة (3). ومع ذلك، هذه ليست كبيرة، ويمكن تجاهلها [23]. يتم تحديد الفترات الزمنية t على $t _{\text{on }}$ وt على $t _{\text{off }}$ على أنها، t على = QI GON\begin{gather} t _{\ text{on }}=\frac{Q }{ I _{\ text{Gon}}}\ end{gather }( 4) t off = Q I Goff \begin{gather} t _{\ text{off }}=\frac{Q }{ I _{\ text{Goff}}}\ end{gather }( 5)being gate currents I Gon $I _{\text{Gon }}$ وI Goff $I _{\text{Goff }}$, I Gon =( Vs − V PL )/ R G \ start {gather} I _{\text{Gon }}=( V _{\text{gs }}- V _{\text{PL }})/ R _{\ text G}\ end{gather }( 6) I Goff = V PL / R G \begin{gather} I _{\ text {Goff }}= V _{\text {PL }}/ R _{\ text G}\end{gather }( 7) حيث VGS $V _{\text{gs }}$ و V PL $V _{\text{PL }}$ هي البوابة ومقاومة الهضبة، ومقاومة البوابة RG $R _{\text G }$= Rext $R _{\text{Gext }}$+ R Gint $R _{\text{Gint }}$، والتي تتوافق على التوالي مع مقاومات البوابة الخارجية والداخلية [8]. تُعطى الرسوم Q $Q$ ، المسؤولة عن تبديل الخسائر في النموذج، من خلال مجموع رسوم البوابة إلى المصدر والاستنزاف إلى المصدر، Q GS $Q _{\text{GS }}$ و Q GD $Q _{\text{GD }}$، Q = Q GS + Q GD . \begin{equation} Q = Q _{\text{GS}} + Q _{\text{GD}}. \end{equation} (8) مع هذه التعريفات، يمكن تقدير الخسائر عن طريق تداخل الجهد- التيار في الترانزستور بواسطة المعادلة (3)، كدالة على تردد التبديل. يتم الحصول على إجمالي الخسائر عن طريق إضافة المعادلتين (2) و (3)، P TOT = P C + P SW . \begin{equation} P _{\ text {TOT}} = P _{\text{C }}+ P _{\text{SW}}. \end{equation }( 9) على الرغم من أن خسائر التبديل تعتمد على وقت تداخل الجهد والتيار، فإن الفرق الأساسي بين كل نموذج يكمن في استراتيجية تحديد شحنة السعات الطفيلية، Q GS $ Q _{\text{GS }}$ و QD $Q _{\text{GD }}$ . 3.1 نموذج Q GS $Q _{\text{GS }}$ يتم الحصول على نموذج السعة من البوابة إلى المصدر C GS $C _{\text{GS }}$ أثناء الانتقال الحالي. في هذه الفترة يكون جهد البوابة بين العتبة (VTH $V _{\text{TH }}$) وجهد الهضبة. نظرًا لأن C GS $C _{\text{GS }}$ خطي للغاية وأكبر من السعة من البوابة إلى المصرف C GD $C _{\text{GD }}$، فمن المعتاد تقريب C GS $C _{\text{GS }}$ بواسطة السعة المدخلة C ISS $C _{\text{ISS }}$[ 7]. يستخدم هذا التقريب أيضًا في النموذج المقترح. يتم تعريف شحنة البوابة إلى المصدر على النحو التالي، Q GS = C ISS ( V PL - V TH ) . \start{المعادلة }{ Q _{\text{GS}}} = C _{\ text {ISS}} (V _{\text{PL }}- V _{\text{TH}}). \end{المعادلة }( 10) 3.2 طرق النمذجة السابقة لـ Q GD $Q _{\text{GD }}$ يتم الحصول على نموذج MOSFET من السعة من البوابة إلى المصرف C $C _{\text{GD }}$ (وتسمى أيضًا سعة النقل العكسي CSS $C _{\text{RSS }}$) من عابري الجهد من الترانزستور. CGD $C _{\text{GD }}$ أصغر من CGS $ C _{\text{GS }}$ وغير خطي فيما يتعلق بالجهد [24]. في الشكل 2، يتم عرض ورقة البيانات C GD × V DS $C _{\text{GD}}\times V _{\ text{DS }}$ منحنى لعدة أرقام أجزاء MOSFET من الفولتية والتقنيات المختلفة. تكون اللاخطية لـ C GD $C _{\text{GD }}$ أكثر بروزًا في الترانزستورات التي يكون فيها جهد الانهيار V DSb $V _{\text{DSb }}$ أكبر من 100 V. الشكل 2 مفتوح في الشكل المشاهدمقارنة C GD $C _{\text{GD }}$ بين MOSFETs بتقنيات مختلفة و V DSb $V _{\text{DSb }}$ لا يأخذ جزء من النماذج التحليلية التي تم تحليلها في الاعتبار السلوك غير الخطي لمنحنى C GD $ C _{\text{GD }}$ لتحديد Q GD $Q _{\text{GD }}$ . يتم أخذها مباشرة من جداول ورقة البيانات بواسطة المراجع. [8-10]، و [11] يستخدم أوقات صعود وهبوط التيار، بدلاً من t على $t _{\text{on }}$ وt off $t _{\text{off }}$ في المعادلة (5). يعتبر النموذج التحليلي المقترح من قبل المرجع. [12] منحنى C GD $C _{\text{GD }}$، ولكن تم تصوره والتحقق من صحته لـ MOSFETs مع V DSb $V _{\text{DSb}}$ أقل من 40 V، حيث تكون عدم خطية شكل المنحنى لـ C GD $C _{\text{GD }}$ أقل بروزًا. استراتيجية أكثر تفصيلاً، مقترحة من قبل المرجع. [13]، تعيد إنتاج الشكل الكامل لمنحنى C GD × V DS $C _{\text{GD}}\times V _{\ text{DS }}$. عيب هذه الاستراتيجية هو استخدام عدد كبير من النقاط (نقطة واحدة لكل V DS $V _{\text{DS }}$)، خاصة في التطبيقات التي سيتم فيها إنشاء قاعدة بيانات كبيرة لأرقام أجزاء MOSFET. من هذا المنظور، يُقترح نهج بسيط ودقيق لتبديل تقدير الخسارة، بناءً على مفهومي [12] و [23]. 3.2.1 استراتيجية نمذجة المرجع. [12] يوضح الشكل 3 الاستراتيجية المستخدمة للحصول على QGDQ _{\text{GD }}$ المقترحة من قبل المرجع. [12]. في هذا النموذج، يتم الحصول على Q GD $ Q _{\text{GD }}$ من خلال تقريب من نقطتين في منحنى C GD × V DS $C _{\text{GD}}\times V _{\ text{DS }}$. النقطة الأولى C GD 1 $C _{\text{GD}1 }$ مأخوذة عند جهد الصرف إلى المصدر V DS $V _{\text{DS }}$ فوق الترانزستور، والنقطة الثانية C GD 2 $C _{\text{GD}2 }$ عند الجهد المكافئ للانخفاض في MOSFET ( V DSon = R DSon I ON ) $( V _{\text{DSon }}= R _{\text{DSon}} I _{\text{ON }})$ . تُعطى كلتا السعتان نفس الوزن، مضروبة في نفس الجهد، V DS - V DSon $V _{\text{DS }}- V _{\text{DSon }}$ . يتم إضافة الرسوم الناتجة وقسمتها على اثنين. الشكل 3 مفتوح في الشكل المشاهداستراتيجية PowerPoint لاستخراج C GD $ C _{\text{GD }}$ باستخدام نقطتين في C GD × V DS $C _{\text{GD}}\ times V _{\text{DS }}$ المنحنى المقترح من قبل المرجع. [12] مع تطور تقنيات التوصيل الفائق وفجوة النطاق العريض، يتزايد استخدام الترانزستورات بجهد أعلى وأكثر من 100 كيلو هرتز [25]. يمكن أن تؤدي السلوكيات المختلفة لـ C GD $C _{\text{GD }}$ لـ V DSb $V _{\text{DSb }}$ MOSFETs، الموضحة في الشكل 2، إلى أخطاء عند استخدام المرجع. [12]. على سبيل المثال، بالنسبة لـ MOSFET مع اختلاف C GD $C _{\text{GD }}$ مثل IPW60R040C7، ستأخذ الطريقة المقترحة من قبل المرجع [12] في الاعتبار C GD 2 $C _{\text{GD}2 }$ عند انخفاض V DSon $V _{\text{DSon }}$، و C GD 1 $C _{\text{GD}1 }$ عند V DS $V _{\text{DS }}$ . نظرًا لأن MOSFET سيكون له C GD 2 $C _{\TEXT{GD}2 }$ ثلاثة أوامر حجم أكبر من C GD 1 $C _{\TEXT{GD}1 }$، ويتم إعطاء هذه نفس الوزن، فإن قيمة C GD 2 $C _{\TEXT{GD}2 }$ ستهيمن على C GD 1 $C _{\TEXT{GD}1 }$. سيتم المبالغة في تقدير الناتج QD $Q _{\text{GD }}$. يؤدي هذا إلى ارتفاع P SW $P _{\text{SW }}$، مع زيادة الخطأ مع ارتفاع التردد. تم تصميم نهج المرجع [12] لـ MOSFETs مثل 40 فولت IRL40B212، والذي يحتوي على تباين سعة ميلر أصغر من ترتيب الحجم. ومع ذلك، غالبًا ما يتم استخدام نماذج الجهد المنخفض بشكل غير كافٍ لحساب خسائر التبديل في الترانزستورات التي تعمل بـ VDS $V _{\text{DS }}$ في نطاق 400 فولت، كما هو الحال في المراجع. [24، 26، 27]. 3.2.2 استراتيجية نمذجة المرجع. [23] بناءً على FEA، يُقترح تحليل الرسوم QGD $Q _{\text{GD }}$ كجزأين متميزين، يطلق عليهما Q3 $Q _3 $ و Q4 $ Q _4 $ ، كما هو موضح في الشكل 4. حتى يتم شحن Q 3 $Q _3 $ ، ينخفض V DS $V _{\text{DS }}$ فجأة إلى جهد الانتقال V X $V_X$ ، ثم ينخفض تدريجيًا حتى يتم الوصول إلى انخفاض الجهد في الحالة V DSon $V _{\text{DSon }}$. يتم تعريف VX $V_X$ على أنها VDS $V _{\text{DS }}$ حيث تتغير الطبقة الفوقية من النوع n على الأكسيد من النضوب إلى التراكم. Q 3 $Q _3 $ يتم تعريفه على أنه زيادة رسوم البوابة اللازمة للجهد V DS $V _{\text{DS }}$ للانخفاض إلى جهد الانتقال V X $V _{ X }$، ويمثل الجزء الأكثر أهمية من خسائر التبديل. Q 4 $Q _4 $ هي زيادة الشحنة اللازمة لجهد البوابة لإنهاء هضبة ميلر ؛ لها تأثير ضئيل على خسائر التبديل، وبالتالي يمكن تجاهلها [23]. الشكل 4 مفتوح في عارض الشكل خاصية رسوم البوابة الإجمالية لـ PowerPoint فيما يتعلق بـV DS $V _{\text{DS }}$ (مقتبس من المرجع. [23]) أدى هذا النهج إلى نموذج تحليلي تم التحقق من صحته باستخدام برنامج DESSIS، بدقة جيدة. ومع ذلك، نظرًا لأن الشركات المصنعة عادة ما توفر فقط إجمالي الرسوم بين البوابة والصرف، فمن غير الممكن تحديد الجزء الذي يتوافق مع Q3 $Q _3 $ و Q4 $Q _4 $ ، مما يضعف استخدام هذا النموذج التحليلي. 3.3 النموذج المقترح لQGD $Q _{\text{GD }}$ على الرغم من وجود مساهمات مهمة، فإن كلا النموذجين التحليليين اللذين تمت مناقشتهما في المراجع. [12] و [23] قد لا يكونا كافيين لنمذجة سلوك QGD $Q _{\text{GD }}$ في الترانزستورات مع CGD غير الخطية $C _{\text{GD }}$، في حين أن النموذج في المرجع. [13] لا ينصح به للتطبيقات التي تسعى إلى تصميم المحولات باستخدام قواعد بيانات MOSFET كبيرة. للتغلب على هذه المخاوف، يُقترح استخدام المفاهيم المشتركة للمراجع. [12] و [23]. تتكون الاستراتيجية من استخراج نقاط من منحنى C GD × V DS $C _{\text{GD}}\times V _{\ text{DS }}$، كما هو موضح في المرجع [12]، مع الأخذ في الاعتبار تحليل رسوم البوابة المقدم من المرجع. [23]. يحدد الأخير أن VX $V_X$ يمثل الجزء الأكثر أهمية من خسائر التبديل، لكنه لا يقدم طريقة للحصول على هذه المعلمة. تتمثل مساهمة النهج المقترح في تحديد الموضع V X $V_X$ تحليليًا في منحنى C GD × V DS $C _{\text{GD}}\times V _{\text{DS }}$، واستخدامه لتقدير Q GD $Q _{\text{GD }}$ . مع هذا، يهدف إلى نمذجة سلوك C GD × V DS $ C _{\text{GD}}\times V _{\ text{DS}}$ بشكل مناسب، وهو مسؤول عن معظم الخسائر الناجمة عن عابري الجهد في تداخل الجهد والتيار. يتأثر جهد التحويل العابر المتعلق بـQGD $Q _{\text{GD }}$ بـRG $R _{\text G }$ وCGD $C _{\text{GD }}$. وتشكل هذه السلوكيات سلوك دائرة الهيئة الملكية. لذلك، سيحدث معظم الشحن/التفريغ لدائرة RC هذه في غضون ثابتين زمنيين ( 2 τ )$( 2\tau )$ ، حيث يكون الجهد عند 13.5 ٪ من V DS $V _{\text{DS }}$، كما هو موضح في الشكل 5. سيكون هذا الجهد دائمًا 13.5 ٪ عند 2 $ 2\tau$ ، بغض النظر عن القيمة الفعلية لـ RG $R _{\text G }$ و CGD $C _{\text{GD }}$ . الشكل 5 مفتوح في الشكل المشاهدتوضيح PowerPoint لـ VX $V_X$ في لحظة 2 τ $ 2\tau$ عند تشغيل MOSFET. يمثل المثلث الفقس خطية منطقة التداخل مع الأخذ في الاعتبار 2 τ $ 2\tau$ تعتمد الطريقة المقترحة على الخطية: تتبع خط بين 2 τ $ 2\tau$ و V DS $V _{\text{DS }}$، يتم تشكيل مثلث، محدد في الشكل 5. مساحة هذا المثلث هي نفس المساحة تحت منحنى التفريغ لـ V DS $V _{\text{DS }}$. تُستخدم هذه المعرفة لوضع جهد الانتقال V X $V_X$ في منحنى C GD × V DS $C _{\text{GD}}\times V _{\text{DS }}$ عند 13.5 ٪ من V DS $V _{\text{DS }}$ . يتم الحصول على السعة والشحنة من البوابة إلى المصرف، المستخدمة لتقدير t على $ t _{\text{on }}$وt off $t _{\text{off }}$، من النقطتين المحددتين كـ A و B في الشكل 6. يجب تخصيصها، على التوالي، عند فولطية الانتقال V X $V_X$ ، وعند فولطية التصريف إلى المصدر عبر MOSFET، V DS $V _{\text{DS }}$ . يتم استخدام النقاط A و B في المعادلة (11)، حيث يتم الحصول على ما يعادل Q GD $ Q _{\text{GD }}$، ممثلة بالنقطة 1 في الشكل 6، Q GD = C GD ( B ) V DS + C GD (A ) 0.135 V DS 2 \begin{equation} Q _{\ text{GD }}={\ left (\ frac {{C _{\ text {GD }(\text{B} )}}{ V _{\ text{DS }}}+ C _{\ text{GD }(\text {A}}}0.135 {V _{\ text {DS }}}}{ 2}\ right)}\end{equation }( 11) التي تكون فيها C GD ( B )${\ rm {C }}_{\ text{GD }(\text{B}}}}} هي سعة الاستنزاف من البوابة إلى البوابة عند تطبيق V _{ DS }}}}{ 2}\ end {equation }( 11) والتي تكون فيها C GD (B )${{\ rm {C }}_{\ text{GD }(\text{B }(\ text {B }}}}}}${\ text {GD }(\ text {B }(\text{B}}}}}}. الأمثلة الواردة في الشكل 6 هي لـ MOSFETs التي تعمل عند V DS = 50 ٪ V _{\text{DS}} = 50 \%$ من V DSb $V _{\text{DSb }}$ . الشكل 6 مفتوح في الشكل المشاهدباوربوينت الحصول على رسوم ميلر QGDQ _{\text{GD }}$ . النهج المقترح (النقطة 1، متوسط QGD $Q _{\text{GD }}$ من A و B) مقارنة بالمرجع. [12] (النقطة 2). (أ) IPW60R040C7. (ب) IMW65R072M1H. (ج) MTW20N50E. (د) IRFP260N لتوضيح الفرق بين الطريقة المقترحة والمرجع. [12]، تمثل النقطة 2 في الشكل 6 ما يعادل QGD $Q _{\text{GD }}$ التي يمكن العثور عليها إذا تم استخدام المرجع. [12]، باتباع الاستراتيجية الموضحة في القسم 3.2. باستخدام الاستراتيجية المقترحة لتخصيص VX $V_X$ (النقطة A)، قد لا يؤثر المنحدر الأولي لمنحنى CGD × VDS $C _{\ text{GD}}\times V _{\text{DS }}$ على خطية QGD $Q _{\text{GD }}$ بسبب وضع النقطة A، كما في الشكل 6(أ،ب). ومع ذلك، في حالات أخرى، كما في الشكل 6(ج،د)، يتم وضع VX $V_X$ (النقطة A) أعلى المشتق الأولي للمنحنى. هذا يعني أن القيمة الخطية لمنحنى QG $Q _{\text{GD }}$ ستعتمد على شكل منحنى CG × V DS $C _{\text{GD}}\times V _{\text{DS }}$، بالإضافة إلى الجهد عبر MOSFET. مع زيادة التردد، يؤثر ثنائي الفينيل متعدد الكلور والحث الطفيلي الداخلي لـ MOSFET على الجهد وعابري التيار [7، 23، 28]. نظرًا للتعقيد وعدم اليقين في تحديد هذه المحاثات، وحقيقة أن محاثة ثنائي الفينيل متعدد الكلور تعتمد على التخطيط، فإن التحليل المقارن الذي تم إجراؤه في هذا العمل لا يأخذ في الاعتبار تأثير المحاثات الطفيلية. 4 التحقق من صحة النموذج والتحليل المقارن تم تصميم دائرة المروحية الموضحة في الشكل 7 للتحقق من صحة النتائج. وهو يعمل في حالة مستقرة وتوازن حراري، مع المعلمات الموضحة في الجدول 1. هذا يتجاهل العابرين الحراريين لـ MOSFET، ويمكن اعتبار درجة الحرارة على الجهاز موحدة [29]. الجدول 1. MOSFET ومعلمات الدائرة رمز المعلمة IPW60R040C7 IMW65R072M1H MTW20N50E IRFP260N Technology - كربيد السيليكون فائق التوصيل جهد انهيار السيليكون V DSb $ V _{\text{DSb }}$ 600 V 650 V 500 V 200 V درجة حرارة الوصلة القصوى TJ $T _{\text{J }}$ 150 $^\ Circ$ C 150 $^\ Circ$ C 175 $^\ Circ$ C 1.7 L$ 1.7 MH 1.7 MH 1.7 MH تحميل R 70 أوم $\أوميغا$ 70 أوم $\أوميغا$ 70 أوم $\أوميغا$ 35 أوم $\أوميغا$ جهد البوابة V G $ V _{\text G }$ 15 فولت 15 فولت 15 فولت 15 فولت مقاومة البوابة R G $ R _{\text{G }}$ 15 أوم $\أوميغا$ 15 أوم $\أوميغا$ 15 أوم $\أوميغا$ 15 أوم $\أوميغا$ جهد الصرف إلى المصدر V DS $V _{\text{DS }}$ 240/300/360 V 260/325/390 V 200/250/300 V 80/100/120 V متوسط تيار المحث I AVG $I _{\text{AVG }}$ 1.71/2.14/2.57 A 1.85/2.32/2.78 A 1.43/1.78/2.14 A 1.14/1.42/1.71 A الشكل 7 مفتوح في عارض الشكلدائرة اختبار PowerPoint: (أ) الرسم التخطيطي و (ب) الإعداد التجريبي. 1) مشغل البوابة ؛ 2) الجهاز قيد الاختبار ؛ 3) الصمام الثنائي مع المشتت الحراري ؛ 4) المحث ؛ 5) الحمل المقاوم (الجانب السفلي )؛ 6) مصدر الجهد القابل للتعديل V $ D _{\text{D }}$ المستخدم للحفاظ على V DS $ V _{\text{DS }}$ ثابت ؛ 7) مبرد الهواء من درجة الحرارة، يتم الحصول على إجمالي الخسائر باستخدام المقاومة الحرارية لكل جهاز. MOSFETs المختبرة هي IPW60R040C7 (SJ) و IMW65R072M1H (SIC) و MTW20N50E (SI) و IRFP260N (SI) ؛ تعمل بجهد يعادل 40 ٪ و 50 ٪ و 60 ٪ من كل MOSFET V DSb $V _{\text{DSb}}$ . من أجل تقليل آثار الاسترداد العكسي، تم استخدام الصمام الثنائي الحر C3D10060A لتقنية SIC. لقياسات درجة الحرارة، يتم استخدام كاميرا فلوك Ti20 الحرارية. يتميز جهاز التصوير الحراري هذا بدقة تبلغ ±$\ pm$ 2 $^\ circ$ C أو 2 ٪، أيهما أعلى [30]. تم ضبط انبعاثية الكاميرا الحرارية على 0.9. تكون درجة الحرارة المحيطة ثابتة لكل اختبار، ويتم فصل بيئة المختبر عن التداخل الخارجي في درجة الحرارة، مثل الرياح أو غيرها من مصادر الحرارة القريبة. يتم نمذجة درجات الحرارة في الوصلة والحاوية والحوض الحراري كدالة على فقدان الطاقة (9) في أشباه الموصلات [31، 32]. يمكن العثور على درجة حرارة التقاطع باستخدام، T J = P TOT R θ JA + T A \ BEGIN {equation} T _{\text J }= P _{\text{TOT}} R _{\ theta \text{JA }}+T _{\text A}\end{equation }( 12)حيث T A $ T _{\text A }$ هي درجة الحرارة المحيطة وR θ JA $ R _{\theta \text{JA }}$ المقاومة الحرارية المحيطة بالتقاطع. نظرًا لأن المقاومة الحرارية للمشتت الحراري غير خطية فيما يتعلق بالطول، وعدد الزعانف، وتدفق الهواء، والارتفاع، من بين أمور أخرى [29، 31، 33]، يتم استخدام MOSFET بدون مشتت حراري، من أجل زيادة دقة القياسات الحرارية. يتم الحصول على إجمالي الخسائر باستخدام الحالة ( T C $T _{\text C }$) ودرجات الحرارة المحيطة ( T A $T _{\text A }$)، والمقاومة الحرارية المحيطة بالحالة R $ R _{\theta \text{CA }}$ لكل MOSFET، T C = R θ CA P TOT + T A . \begin{equation} T _{\text {C }}= R _{\ theta \text{CA }}{ P _{\text{TOT }}}+ T _{\text{A}}. \end{equation }( 13) يتم احتساب قيمة R θ CA $R _{\theta \text{CA }}$ بالمقاومات الحرارية التي توفرها الشركة المصنعة: junction - ambient R θ JA $R _{\theta \text{JA }}$ و junction - case Rθ JC ${\ theta \text{JC }$. من هذه، يتم الحصول على النموذج الحراري لكل MOSFET. 4.1 IPW60R040C7 يستخدم الموصل الفائق MOSFET IPW60R040C7 كمثال على الإجراء للحصول على النموذج الحراري. مقاوماتها الحرارية هي R θ JA = 62 $R _{\ theta \text{JA}} =62 $ C / W $^\ circ \mathrm{C/W }$ و R θ JC = 0.55 $R _{\ theta \text{JC}}=0.55 $ C / W $^\ circ \mathrm{C/W }$، مما يؤدي إلى R θ CA = 61.45 $ R _{\ theta \text{CA}}=61.45 $ C / W $^\ circ \mathrm{C/W }$. يظهر منحنى C GD × V DS $C _{\text{GD}}\times V _{\text{DS }}$ لرقم جزء MOSFET هذا في الشكل 6(أ). يتم عرض القياسات الحرارية لتبديل الترددات 20 و 50 و 100 كيلو هرتز، مع إيقاف تشغيل مبرد الهواء، في الشكل 8. الشكل 8 مفتوح في عارض الشكل صور باور بوينت الحرارية التي تم الحصول عليها باستخدام كاميرا فلوك Ti20 الحرارية والترانزستور IPW60R040C7 ( R θ CA = $ R _{\ theta \text{CA}} =$ 61.45 C / W $^\ circ \mathrm{C/W}$)، دون تبريد الهواء. (أ) 20 كيلو هرتز. (ب) 50 كيلو هرتز. (ج) 100 كيلو هرتز. T A = 25 $T _{\text A} = 25 $ ḳ $^\ circ$ C مقارنة بين القياسات الحرارية، يتم عرض النموذج المقترح والنماذج التحليلية [8-13] في الشكل 9. في التحليل المقارن لهذا القسم، يتم تقدير خسائر التوصيل باستخدام المعادلة (2)، ويتم تقدير خسائر التبديل من خلال تنفيذ كل نموذج تحليلي. تحدد النقاط الحمراء درجات حرارة الحالة المقاسة في IPW60R040C7.

Translated Description (French)

IET Power ElectronicsVolume 15, Issue 7 p. 594-604 ORIGINAL RESEARCHOpen Access Modèle analytique simple pour le calcul précis de la perte de commutation dans les MOSFET de puissance en utilisant les non-linéarités de la capacité Miller Edemar O. Prado, auteur correspondant Edemar O. Prado edemar.prado@ufba.br Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, Brazil Correspondance Edemar O. Prado, Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, BA, Brazil. E-mail : edemar.prado@ufba.brRechercher d'autres articles de cet auteurPedro C. Bolsi, Pedro C. Bolsi Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilRechercher d'autres articles de cet auteurHamiltom C. Sartori, Hamiltom C. Sartori Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilRechercher d'autres articles de cet auteurJosé Renes Pinheiro, José Renes Pinheiro Energy Efficiency Lab (LABEFEA) Université fédérale de Bahia, Salvador, Bahia, Brésil Power Electronics and Control Research Group (GEPOC) Université fédérale de Santa Maria, Santa Maria, Rio Grande do Sul, BrésilRecherche d'autres articles par cet auteur Edemar O. Prado, auteur correspondant Edemar O. Prado edemar.prado@ufba.br Energy Efficiency Lab (LABEFEA) Université fédérale de Bahia, Salvador, Bahia, Brésil Power Electronics and Control Research Group (GEPOC) Université fédérale de Santa Maria, Santa Maria, Rio Grande do Sul, Brésil Correspondance Edemar O. Prado, Energy Efficiency Lab (LABEFEA) Université fédérale de Bahia, Salvador, BA, Brésil. E-mail : edemar.prado@ufba.brRecherche pour plus d'articles de cet auteurPedro C. Bolsi, Pedro C. Bolsi Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilRecherche pour plus d'articles de cet auteurHamiltom C. Sartori, Hamiltom C. Sartori Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilRecherche pour plus d'articles de cet auteurJosé Renes Pinheiro, José Renes Pinheiro Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilRechercher d'autres articles par cet auteur Première publication : 09 février 2022 https://doi.org/10.1049/pel2.12252AboutSectionsPDF ToolsRequest permissionExport citationAdd to favoritesTrack citation ShareShare Give accessShare full text accessShare full-text accessPlease review our Terms and Use and check box below to share full-text version of article.I have read and accept the Wiley Online Library Terms and Conditions of UseShareable LinkUse le lien ci-dessous pour partager une version texte intégral de cet article avec vos amis et collègues. En savoir plus.Copy URL Share a linkShare onFacebookTwitterLinked InRedditWechat Abstract Un modèle analytique simple et précis pour l'estimation des pertes de commutation sur les MOSFET de puissance est proposé. Elle consiste à simplifier le comportement non linéaire de la capacité Miller en fonction de la tension. Les résultats expérimentaux sont utilisés pour valider le modèle dans la gamme 5–500 kHz. Le modèle analytique proposé est comparé à d'autres méthodes fréquemment utilisées. Les résultats confirment la précision du modèle proposé à différents niveaux de tension, en utilisant quatre numéros de pièce MOSFET différents, couvrant trois technologies : SiC, superjonction et silicium conventionnel. En raison de sa simplicité de mise en œuvre, il est particulièrement recommandé pour les applications qui conçoivent des convertisseurs en évaluant une grande base de données de numéros de pièces de transistors. 1 INTRODUCTION Fonctionnant à des fréquences de dizaines et de centaines de kHz, l'utilisation de convertisseurs de puissance à commutation dure, avec une densité de puissance de plus en plus élevée, a progressivement augmenté. Cela a été réalisé grâce aux progrès technologiques dans le développement de technologies de semi-conducteurs à large bande interdite et à superjonction appliquées aux MOSFET [1-5]. Dans ce scénario, l'estimation précise des pertes de puissance du transistor est nécessaire. Sinon, l'efficacité du convertisseur pourrait être mal interprétée, ce qui entraînerait un système de transfert de chaleur sous-dimensionné, ce qui risquerait d'endommager la jonction MOSFET, ou surdimensionné, ce qui rend le convertisseur inutilement grand et coûteux. Généralement, il existe trois méthodes de calcul capables d'estimer les pertes de puissance sur les FET : analytique, analyse par éléments finis (FEA) et SPICE [6, 7]. Les principales différences entre elles sont leur précision, leur complexité et leur temps de calcul (Figure 1). Bien que moins précis, le modèle analytique est simple à utiliser et plus rapide sur le plan informatique que SPICE ou FEA. Pour cette raison, c'est souvent la méthode préférée dans les conceptions, en particulier celles qui utilisent de grandes bases de données de composants et cherchent l'optimisation en itérant plusieurs points de fonctionnement de convertisseur et numéros de pièce de MOSFET [1, 2, 5]. FIGURE 1Comparaison ouverte en figure de la visionneuse PowerPoint des méthodes d'estimation des pertes FEA, SPICE et analytiques Au cours des dernières décennies, un grand nombre d'auteurs ont abordé ce sujet et différents modèles analytiques ont été proposés [8-13]. Ces estimations des pertes de conduction basées sur la résistance à l'état passant du MOSFET et des pertes de commutation basées sur le temps de chevauchement tension-courant. La durée de chevauchement est liée aux temps de charge et de décharge des capacités grille-drain et grille-source. Ainsi, la précision de l'estimation des pertes de commutation repose sur leur modélisation adéquate. Alors que la capacité grille-source peut être considérée comme linéaire, la capacité grille-drain ou Miller est non linéaire. Ce comportement non linéaire est souvent soit ignoré, comme dans les réf. [8-11], soit, dans certains cas, surestimé, comme dans la réf. [12]. Pour cette raison, ces modèles analytiques peuvent avoir une erreur de plus en plus élevée à mesure que la fréquence augmente, en raison d'une modélisation inexacte des temps de chevauchement tension-courant. Afin d'améliorer leur précision, le comportement non linéaire de la capacité Miller doit être pris en compte. Cependant, les modèles analytiques qui se proposent d'être précis sur une large gamme de fréquences ont tendance à être complexes. C'est le cas de la réf. [13], à laquelle la forme de courbe de la capacité Miller en fonction de la tension est reproduite en utilisant un nombre de points égal au niveau de tension (par exemple 300 points pour 300 V). Il est fréquent que les convertisseurs soient conçus à l'aide d'algorithmes d'optimisation, évaluant une grande base de données de numéros de pièces de MOSFET, visant une ou plusieurs caractéristiques souhaitées, telles que le coût, les pertes ou le volume [1, 2, 14-18]. Dans ce cas, l'approche de la réf. [13] rend difficile la construction d'une grande base de données. Par conséquent, une approche directe et précise qui considère le comportement non linéaire de la capacité de Miller, avec une mise en œuvre simple, est nécessaire. Sur la base de la discussion esquissée, ce manuscrit présente deux contributions principales : Proposition d'une approche simple et précise de l'estimation des pertes de commutation, par une linéarisation de Q GD $Q_{\text{GD}}$ . Il peut être utilisé pour différentes technologies de MOSFET et différents niveaux de tension. Une analyse comparative entre les modèles analytiques [8-13] et la méthode proposée pour la gamme 5–500 kHz. Les pertes estimées par chaque modèle sont comparées aux mesures et discutées. Trois technologies différentes de MOSFET (silicium (Si), superjonction (SJ), carbure de silicium (SiC)) sont testées, en utilisant quatre numéros de pièce de transistor. Les résultats expérimentaux sont mesurés à l'aide d'un circuit de test à double impulsion fonctionnant en régime permanent et en équilibre thermique. Les pertes sont obtenues en fonction de la résistance thermique de chaque MOSFET et des mesures de température. 2 MODÈLE DE PERTE DE CONDUCTION Le modèle analytique pour estimer les pertes à l'état passant dans les transistors MOSFET a été largement abordé dans des articles scientifiques [8, 9, 11], des notes d'application [10, 12] et des livres [19, 20]. Dans tous les cas, il est lié au produit du courant au carré par la résistance à l'état passant drain-à-source R DSon $R_{\text{DSon}}$ . La valeur de R DSon $R_{\text{DSon}}$ est associée aux mécanismes qui déterminent la mobilité des porteurs [21, 22]. Une équation de puissance est généralement suffisante pour modéliser R DSon $R_{\text{DSon}}$ . Les coefficients de cette équation sont obtenus en ajustant les valeurs de R DSon $R_{\text{DSon}}$ mesurées en fonction de la température de jonction T J $T_{\text J}$ , qui est une courbe normalement fournie par le fabricant du MOSFET. Le comportement de la courbe R DSon × T J $R_{\text{DSon}} \times T_{\text J}$ sous forme mathématique peut être représenté par ref. [12], R DSon ( T J ) = R DSon ( 25 ∘ C ) . 1 + α 100 T J − 25 ∘ C \begin{equation} R_{\text{DSon}(T_J)} = R_{\text{DSon}(25 ^\circ \text{C})}.{\left(1 + \frac{\alpha }{100}\right)}^{T_{\text J} - 25^\circ\ text{C}}\end{equation} (1)où T J $T_{\text J}$ est la température de jonction pendant le fonctionnement, R DSon ( 25 ∘ C ) $R_{\text{DSon}(25 ^\circ \text{C})}$ est la valeur de R DSon $R_{\text{DSon}}$ à 25 ∘ $ ^\circ $ C, et α $ \alpha$ est le coefficient de température, obtenu à partir de la pente de la courbe R DSon × T J $R_{\text{DSon}} \times T_{\text J}$ de la feuille de données. De cette façon, les pertes à l'état passant (conduction) P C $P_{\text C}$ peuvent être calculées comme suit : P C = R DSon ( T j ) I RMS 2 . \begin{equation} {P_{\text{C}}} = {R_{\text{DSon}(Tj)}}{I_{\text{RMS}}}^2. \end{equation} (2) Dans l'analyse comparative de la section 4, afin d'avoir le même comportement de dépendance à la température de R DSon $R_{\text{DSon}}$ pour tous les modèles, l'équation (2) est utilisée pour estimer les pertes de conduction. Outre la température de jonction, la tension de grille a également un impact direct sur la résistance drain-source à l'état passant. Par conséquent, R DSon $R_{\text{DSon}}$ est ajusté en fonction de la tension de grille appliquée, en suivant les diagrammes de caractéristiques électriques de chaque fiche technique MOSFET. 3 MODÈLE DE PERTE DE COMMUTATION Cette section présente les équations utilisées dans l'approche proposée dans ce manuscrit, qui s'appuie sur les modèles précédents. Les temps de chevauchement sont utilisés pour déterminer les pertes de commutation P SW $P_{\text{SW}}$ , P SW = 1 2 ( t on V DS I on + t off V DS I off ) F SW \begin{equation} {P_{\text{SW}}} = \frac{1}{2}({t_{\text{on}}}{V_{\text{DS}}}{I_{\text{on}}} + {t_{\text{off}}}{V_{\text{DS}}}{I_{\text{off}}}){F_{\text{SW}} \end{equation} (3)où F SW $F_{\text{SW}}$ est la fréquence de commutation, V DS $ V_{\text{DS}}$ est la tension drain-source sur le MOSFET, et I on $I_{\text{on}}$ , I off $I_{\text{off}}$ , t on $t_{\text{}}, t off $t_{\text{off}}$ sont les courants et la durée de chevauchement respectifs du MOSFET et de la mise sous tension. Dans certains cas, comme dans les réf. [9, 11, 12], les pertes associées à la capacité de sortie du transistor C OSS $C_{\text{OSS}}$ sont ajoutées à l'équation (3). Cependant, elles ne sont pas significatives et peuvent être ignorées [23]. Les périodes de temps t sur $t_{\text{on}}$ et t off $t_{\text{off}}$ sont déterminées comme suit : t on = Q I Gon \begin{gather} t_{\text{on}} = \frac{Q}{I_{\text{Gon}}} \end{gather} (4) t off = Q I Goff \begin{gather} t_{\text{off}} = \frac{Q}{I_{\text{Goff}}} \end{gather} (5)étant les courants de grille I Gon $I_{\text{Gon}}$ et I Goff $I_{\text{Goff}}$ , I Gon = ( V gs − V PL ) / R G \begin{gather} I_{\text{Gon}} = (V_{\text{gs}} - V_{\text{PL}})/R_{\text G} \end{gather} (6) I Goff = V PL / R G \begin{gather} I_{\text{Goff}} = V_{\text{PL}}/R_{\text G} \end{gather} (7)dans laquelle V gs $V_{\text{gs}}$ et V PL $V_{\text{PL}}$ sont les tensions de grille et de plateau, et la résistance de grille R G $R_{\text G}$ = R Gext $R_{\text{Gext}}$ + R Gint $R_{\text{Gint}}$ , qui correspondent respectivement aux résistances de grille externe et intrinsèque [8]. La charge Q $Q$ , responsable des pertes de commutation dans le modèle, est donnée par la somme des charges grille-source et drain-source, Q GS $Q_{\text{GS}}$ et Q GD $Q_{\text{GD}}$ , Q = Q GS + Q GD . \begin{equation} Q = Q_{\text{GS}} + Q_{\text{GD}}. \end{equation} (8) Avec ces définitions, les pertes par chevauchement tension-courant dans le transistor peuvent être estimées par l'équation (3), en fonction de la fréquence de commutation. Les pertes totales sont obtenues en additionnant les équations (2) et (3), P TOT = P C + P SW . \begin{equation} P_{\text{TOT}} = P_{\text{C}}+P_{\text{SW}}. \end{equation} (9) Bien que les pertes de commutation dépendent du temps de recouvrement tension-courant, la différence fondamentale entre chaque modèle réside dans la stratégie de détermination de la charge des capacités parasites, Q GS $Q_{\text{GS}}$ et Q GD $Q_{\text{GD}}$ . 3.1 Modèle pour Q GS $Q_{\text{GS}}$ Le modèle pour la capacité grille-source C GS $C_{\text{GS}}$ est obtenu pendant la transition actuelle. Pendant cette période, la tension de grille est comprise entre le seuil ( V TH $V_{\text{TH}}$ ) et les tensions de plateau. Comme C GS $C_{\text{GS}}$ est très linéaire et plus grande que la capacité grille-drain C GD $C_{\text{GD}}$ , il est d'usage d'approcher C GS $C_{\text{GS}}$ par la capacité d'entrée C ISS $C_{\text{ISS}}$ [ 7]. Cette approximation est également utilisée dans le modèle proposé. La charge grille-source est définie comme suit : Q GS = C ISS ( V PL − V TH ) . \begin{equation} {Q_{\text{GS}}} = C_{\text{ISS}}(V_{\text{PL}} - V_{\text{TH}}). \end{equation} (10) 3.2 Approches de modélisation précédentes pour Q GD $Q_{\text{GD}}$ Le modèle de capacité grille-drain MOSFET C GD $C_{\text{GD}}$ ( également appelé capacité de transfert inverse C RSS $C_{\text{RSS}}$ ) est obtenu à partir des transitoires de tension du transistor. C GD $C_{\text{GD}}$ est inférieur à C GS $ C_{\text{GS}}$ et non linéaire par rapport à la tension [24]. Dans la figure 2, la feuille de données C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ Curve pour plusieurs numéros de pièce MOSFET de différentes tensions et technologies est présentée. La non-linéarité de C GD $C_{\text{GD}}$ est plus importante dans les transistors dont la tension de claquage V DSb $V_{\text{DSb}}$ est supérieure à 100 V. FIGURE 2Ouvrir dans la visionneuse de figuresPowerPoint Comparaison du comportement de C GD $C_{\text{GD}}$ parmi les MOSFET de différentes technologies et V DSb $V_{\text{DSb}}$ Une partie des modèles analytiques analysés ne tient pas compte du comportement non-linéaire de la courbe de C GD $C_{\text{GD}}$ pour déterminer Q GD $Q_{\text{GD}}$ . Il est tiré directement des tableaux de la feuille de données par les réf. [8-10], et [11] utilise les temps de montée et de descente du courant, au lieu de t sur $t_{\text{on}}$ et t sur $t_{\text{off}}$ dans l'équation (5). Le modèle analytique proposé par la réf. [12] considère la courbe C GD $C_{\text{GD}}$ , mais a été conçu et validé pour les MOSFET avec V DSb $V_{\text{DSb}}$ inférieur à 40 V, où la non-linéarité de la forme de courbe de C GD $C_{\text{GD}}$ est moins importante. Une stratégie plus détaillée, proposée par la réf. [13], reproduit toute la forme de la courbe C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ . L'inconvénient de cette stratégie est d'utiliser un grand nombre de points (1 point par V DS $V_{\text{DS}}$ ), en particulier dans les applications où une grande base de données de numéros de pièces MOSFET doit être construite. De ce point de vue, une approche simple et précise de l'estimation des pertes de commutation est proposée, en s'appuyant sur les concepts de [12] et [23]. 3.2.1 Stratégie de modélisation de réf. [12] La figure 3 montre la stratégie utilisée pour obtenir Q GD $Q_{\text{GD}}$ proposée par la réf. [12]. Dans ce modèle, Q GD $Q_{\text{GD}}$ est acquis par une approximation en deux points dans la courbe C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ . Le premier point C GD 1 $C_{\text{GD}1}$ est pris à la tension drain-source V DS $V_{\text{DS}}$ sur le transistor, et le second point C GD 2 $C_{\text{GD}2}$ à la tension équivalente à la chute du MOSFET ( V DSon = R DSon I ON ) $( V_{\text{DSon}}=R_{\text{DSon}} I_{\text{ON}})$ . Les deux capacités ont le même poids, étant multipliées par la même tension, V DS − V DSon $V_{\text{DS}} - V_{\text{DSon}}$ . Les charges qui en résultent sont additionnées et divisées par deux. FIGURE 3Open in figure viewerPowerPoint Strategy for extracting C GD $ C_{\text{GD}}$ using two points in the C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ curve proposed by ref. [12] Avec le développement des technologies de superjonction et de large bande interdite, l'utilisation de transistors à des tensions plus élevées et supérieures à 100 kHz augmente [25]. Les différents comportements de C GD $C_{\text{GD}}$ pour les MOSFETs V DSb $V_{\text{DSb}}$ supérieurs, illustrés à la figure 2, peuvent entraîner des erreurs lors de l'utilisation de la réf. [12]. A titre d'exemple, pour un MOSFET avec une variation de C GD $C_{\text{GD}}$ tel que IPW60R040C7, la méthode proposée par la réf. [12] considérera C GD 2 $C_{\text{GD}2}$ au drop V DSon $V_{\text{DSon}}$ , et C GD 1 $C_{\text{GD}1}$ au V DS $V_{\text{DS}}$ . Étant donné que ce MOSFET aurait un C GD 2 $C_{\text{GD}2}$ trois ordres de grandeur supérieurs à C GD 1 $C_{\text{GD}1}$ , et que ceux-ci reçoivent le même poids, la valeur de C GD 2 $C_{\text{GD}2}$ dominerait C GD 1 $C_{\text{GD}1}$ . Le résultat Q GD $Q_{\text{GD}}$ serait surestimé. Cela conduit à une augmentation de P SW $P_{\text{SW}}$ , avec une erreur croissante à mesure que la fréquence augmente. L'approche de la réf. [12] est destinée aux MOSFET tels que le 40 V IRL40B212, qui a une variance de capacité Miller inférieure à un ordre de grandeur. Cependant, les modèles basse tension sont souvent insuffisamment utilisés pour calculer les pertes de commutation dans les transistors fonctionnant avec V DS $V_{\text{DS}}$ dans la plage de 400 V, comme le font les réf. [24, 26, 27]. 3.2.2 Stratégie de modélisation de la réf. [23] Sur la base de la FEA, il est proposé d'analyser la charge Q GD $Q_{\text{GD}}$ en deux parties distinctes, appelées Q 3 $Q_3 $ et Q 4 $Q_4 $ , illustrées à la figure 4. Jusqu'à charger Q 3 $Q_3 $ , V DS $V_{\text{DS}}$ diminue brusquement à la tension de transition V X $V_X$ , puis diminue progressivement jusqu'à atteindre la chute de tension à l'état passant V DSon $V_{\text{DSon}}$ . V X $V_X$ est défini comme le V DS $V_{\text{DS}}$ dans lequel la couche épitaxiale de type n sur l'oxyde passe de l'épuisement à l'accumulation. Q 3 $Q_3 $ est défini comme l'incrément de charge de grille nécessaire pour que la tension V DS $V_{\text{DS}}$ chute à la tension de transition V X $V_{X}$ , et représente la partie la plus importante des pertes de commutation. Q 4 $Q_4 $ est l'incrément de charge nécessaire pour que la tension de grille termine le plateau de Miller ; il a peu d'influence sur les pertes de commutation, et peut donc être ignoré [23]. FIGURE 4Open in figure viewerPowerPoint Total gate charge characteristic with respect to V DS $V_{\text{DS}}$ ( adapté de réf. [23]) Cette approche a abouti à un modèle analytique validé avec le logiciel DESSIS, avec une bonne précision. Cependant, étant donné que les fabricants ne fournissent généralement que la charge totale entre la grille et le drain, il n'est pas possible d'identifier quelle partie correspond à Q 3 $Q_3 $ et Q 4 $Q_4 $ , ce qui nuit à l'utilisation de ce modèle analytique. 3.3 Modèle proposé pour Q GD $Q_{\text{GD}}$ Malgré d'importantes contributions, les deux modèles analytiques discutés dans les réf. [12] et [23] peuvent ne pas être adéquats pour modéliser le comportement de Q GD $Q_{\text{GD}}$ dans des transistors avec C GD $ C_{\text{GD}}$ non linéaires, tandis que le modèle dans la réf. [13] n'est pas recommandé pour les applications qui cherchent à concevoir des convertisseurs utilisant de grandes bases de données MOSFET. Pour surmonter ces préoccupations, l'utilisation des concepts combinés de réf. [12] et [23] est proposée. La stratégie consiste à extraire des points de la courbe C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ , comme cela est fait dans la réf. [12], tout en considérant l'analyse de charge de grille fournie par la réf. [23]. Ce dernier définit que V X $V_X$ représente la partie la plus importante des pertes de commutation, mais ne présente pas de moyen d'obtenir ce paramètre. La contribution de l'approche proposée est de déterminer analytiquement la position V X $V_X$ dans la courbe C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ , et de l'utiliser pour estimer Q GD $Q_{\text{GD}}$ . Avec cela, il est prévu de modéliser adéquatement le comportement C GD × V DS $ C_{\text{GD}} \times V_{\text{DS}}$ , responsable de la plupart des pertes causées par les transitoires de tension dans le chevauchement tension-courant. Le transitoire de tension de commutation lié à Q GD $Q_{\text{GD}}$ est influencé par R G $R_{\text G}$ et C GD $C_{\text{GD}}$ . Ceux-ci forment un comportement de circuit RC. Par conséquent, la majeure partie de la charge/décharge de ce circuit RC se produira dans deux constantes de temps ( 2 τ ) $( 2\tau )$ , auxquelles la tension est à 13,5 % de V DS $V_{\text{DS}}$ , comme le montre la figure 5. Cette tension sera toujours de 13,5 % à 2 τ $ 2\tau$ , indépendamment de la valeur réelle de R G $R_{\text G}$ et C GD $C_{\text{GD}}$ . FIGURE 5Open in figure viewerPowerPoint Illustration of V X $V_X$ at instant 2 τ $ 2\tau$ on MOSFET turn-on. Le triangle hachuré représente la linéarisation de la zone de recouvrement en considérant 2 τ $ 2\tau$ La méthode proposée est basée sur une linéarisation : traçant une ligne entre 2 τ $ 2\tau$ et V DS $V_{\text{DS}}$ , un triangle est formé, identifié à la figure 5. L'aire de ce triangle est la même que l'aire sous la courbe de décharge de V DS $V_{\text{DS}}$ . Cette connaissance est utilisée pour placer la tension de transition V X $V_X$ dans la courbe C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ à 13,5 % de V DS $V_{\text{DS}}$ . La capacité et la charge grille-drain, utilisées pour estimer t sur $t_{\text{on}}$ et t sur $t_{\text{off}}$ , sont obtenues à partir des deux points identifiés comme A et B sur la figure 6. Ceux-ci doivent être alloués, respectivement, à la tension de transition V X $V_X$ , et à la tension drain-source sur le MOSFET, V DS $V_{\text{DS}}$ . Les points A et B sont utilisés dans l'équation (11), où un équivalent Q GD $Q_{\text{GD}}$ est obtenu, représenté par le point 1 de la figure 6, Q GD = C GD ( B ) V DS + C GD ( A ) 0,135 V DS 2 \begin{équation} Q_{\text {GD}} = {\left(\ frac {{C_{\text{GD}(\text {B})}} {V_{\text{DS}}}+C_{\text{GD}(\text {A})}0,135 {V_{\text {DS}}}} {2} \right)}\end{équation} (11)à laquelle C GD ( B ) $ { {\rm {C}}_{\text{GD}(\text{B})}}$ est la capacité grille-à-rain à la V DS $V_{\text{DS}}$ appliquée, et C GD ( A ) $ { {\rm {C}}_{\text{GD}(\text{A}}}}$ est la capacité grille-à-rain à 13,5 $ % de V DS $V_{\text{DS}}$ . Les exemples fournis dans la figure 6 concernent les MOSFET fonctionnant à V DS = 50 % $V_{\text{DS}} = 50\%$ de V DSb $V_{\text{DSb}}$ . FIGURE 6Ouvrir dans la visionneuse de figuresPowerPoint Obtenir le tarif Miller Q GD $Q_{\text{GD}}$ . Approche proposée (point 1, Q GD $Q_{\text{GD}}$ moyen de A et B) par rapport à la réf. [12] (point 2). (a) IPW60R040C7. (b) IMW65R072M1H. (c) MTW20N50E. (d) IRFP260N Pour illustrer la différence entre la méthode proposée et la réf. [12], le point 2 de la figure 6 représente l'équivalent Q GD $Q_{\text{GD}}$ qui serait trouvé si la réf. [12] devait être utilisée, en suivant la stratégie décrite dans la section 3.2. En utilisant la stratégie proposée pour allouer V X $V_X$ ( point A), la pente initiale de la courbe C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ peut ne pas influencer la linéarisation de Q GD $Q_{\text{GD}}$ en raison du placement du point A, comme dans la figure 6(a,b). Cependant, dans d'autres cas, comme dans la figure 6(c,d), V X $V_X$ ( point A) est placé au-dessus de la dérivée initiale de la courbe. Cela signifie que la valeur linéarisée de Q GD $Q_{\text{GD}}$ dépendra de la forme de la courbe C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ , ainsi que de la tension sur le MOSFET. Lorsque la fréquence augmente, les inductances parasites du PCB et du MOSFET interne ont un impact sur les transitoires de tension et de courant [7, 23, 28]. En raison de la complexité et de l'incertitude dans la détermination de ces inductances, et du fait que l'inductance PCB est dépendante de la disposition, l'analyse comparative faite dans ce travail ne tient pas compte de l'impact des inductances parasites. 4 VALIDATION DU MODÈLE ET ANALYSE COMPARATIVE Le circuit hacheur illustré à la figure 7 est conçu pour valider les résultats. Il fonctionne en régime permanent et en équilibre thermique, avec les paramètres indiqués dans le tableau 1. Cela ne tient pas compte des transitoires thermiques du MOSFET, et la température sur le dispositif peut être considérée comme uniforme [29]. TABLEAU 1. MOSFET et paramètres du circuit Symbole du paramètre IPW60R040C7 IMW65R072M1H MTW20N50E Technologie IRFP260N - Superjonction Carbure de silicium Silicium Tension de claquage V DSb $V_{\text{DSb}}$ 600 V 650 V 500 V 200 V Température maximale de jonction T J $T_{\text{J}}$ 150 ∘ $ ^\circ $ C 150 ∘ $ ^\circ $ C 150 ∘ $ ^\circ $ C 175 ∘ $ ^\circ $ C Inductance L$ L$ 1,7 mH 1,7 mH 1,7 mH Charge R 70 Ω $ \Omega$ 70 Ω $ \Omega$ 70 Ω $ \Omega$ 35 Ω $ \Omega$ Tension de grille V G $ V_{\text G}$ 15 V 15 V 15 V Résistance de grille R G $ R_{\text{G}}$ 15 Ω $ \Omega $ 15 Ω $ \Omega $ 15 Ω $ \Omega $ 15 Ω $ \Omega$ Tension de drain à source V DS $V_{\text{DS}}$ 240/300/360 V 260/325/390 V 200/250/300 V 80/100/120 V Courant moyen de l'inducteur I AVG $I_{\text{AVG}}$1.71/2 .14/2 .57 A1.85/2 .32/2 .78 A 1.43/1 .78/2.14 A 1.14/1.42/1.71 A FIGURE 7Open in figure viewerCircuit de test PowerPoint : (a) schéma et (b) configuration expérimentale. 1) Driver de grille ; 2) dispositif en cours de test ; 3) diode avec dissipateur thermique ; 4) inducteur ; 5) charge résistive (côté inférieur) ; 6) source de tension réglable V D $ V_{\text{D}}$ utilisée pour maintenir V DS $ V_{\text{DS}}$ constant ; 7) refroidisseur d'air À partir de la température, les pertes totales sont obtenues en utilisant les résistances thermiques de chaque dispositif. Les MOSFET testés sont IPW60R040C7 (SJ), IMW65R072M1H (SiC), MTW20N50E (Si) et IRFP260N (Si) ; ils fonctionnent à des tensions correspondant à 40 %, 50 % et 60 % de chaque MOSFET V DSb $V_{\text{DSb}}$ respectif. Afin de minimiser les effets de la récupération inverse, une diode de roue libre C3D10060A de technologie SiC a été utilisée. Pour les mesures de température, une caméra thermique Fluke Ti20 est utilisée. Ce dispositif d'imagerie thermique a une précision de ± $ \pm$ 2 ∘ $^\circ$ C ou 2%, selon la valeur la plus élevée [30]. L'émissivité de la caméra thermique est réglée sur 0,9. La température ambiante est constante pour chaque test, et l'environnement de laboratoire est maintenu séparé des interférences externes de température, telles que le vent ou d'autres sources de chaleur à proximité. Les températures dans la jonction, le boîtier et le dissipateur thermique sont modélisées en fonction de la puissance perdue (9) dans le semi-conducteur [31, 32]. La température de jonction peut être trouvée avec, T J = P TOT R θ JA + T A \begin{equation} T_{\text J} = P_{\text{TOT}} R_{\theta \text{JA}}+T_{\text A} \end{equation} (12)où T A $ T_{\text A}$ est la température ambiante et R θ JA $ R_{\theta \text{JA}}$ la résistance thermique ambiante de jonction. Étant donné que la résistance thermique d'un dissipateur thermique est non linéaire en ce qui concerne la longueur, le nombre d'ailettes, le flux d'air, l'altitude, entre autres [29, 31, 33], le MOSFET est utilisé sans dissipateur thermique, afin d'augmenter la précision des mesures thermiques. Les pertes totales sont obtenues en utilisant les températures case ( T C $T_{\text C}$ ) et ambiante ( T A $T_{\text A}$ ), et la résistance thermique case-ambient R θ CA $ R_{\theta \text{CA}}$ de chaque MOSFET, T C = R θ CA P TOT + T A . \begin{equation} T_{\text{C}} = R_{\theta \text{CA}}{P_{\text{TOT}}}+T_{\text{A}}. \end{equation} (13) La valeur de R θ CA $R_{\theta \text{CA}}$ est calculée avec les résistances thermiques fournies par le fabricant : jonction-ambient R θ JA $R_{\theta \text{JA}}$ et jonction-case R θ JC $R_{\theta \text{JC}}$ . A partir de ceux-ci, le modèle thermique est obtenu pour chaque MOSFET. 4.1 IPW60R040C7 Le MOSFET à superjonction IPW60R040C7 est utilisé comme exemple de la procédure pour obtenir le modèle thermique. Ses résistances thermiques sont R θ JA = 62 $R_{\theta \text{JA}} =62 $ ∘ C / W $^\circ \mathrm{C/W}$ et R θ JC = 0,55 $R_{\theta \text{JC}}=0,55 $ ∘ C / W $^\circ \mathrm{C/W}$ , ce qui donne R θ CA = 61,45 $ R_{\theta \text{CA}}=61,45 $ ∘ C / W $^\circ \mathrm{C/W}$ . La courbe C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ pour ce numéro de pièce MOSFET est représentée à la figure 6(a). Les mesures thermiques pour les fréquences de commutation de 20, 50 et 100 kHz, avec le refroidisseur d'air éteint, sont illustrées à la figure 8. FIGURE 8Ouvrir dans la visionneuse de figuresImages thermiques PowerPoint acquises avec la caméra thermique Fluke Ti20 et le transistor IPW60R040C7 ( R θ CA = $ R_{\theta \text{CA}} =$ 61.45 ∘ C / W $^\circ \mathrm{C/W}$ ), sans refroidissement par air. (a) 20 kHz. (b) 50 kHz. (c) 100 kHz. T A = 25 $T_{\text A} = 25 $ ∘ $^\circ$ C Une comparaison entre les mesures thermiques, le modèle proposé et les modèles analytiques [8-13] est présentée à la figure 9. Dans l'analyse comparative de cette section, les pertes de conduction sont estimées à l'aide de l'équation (2), et les pertes de commutation sont estimées en mettant en œuvre chaque modèle analytique. Les points rouges identifient les températures du boîtier mesurées dans IPW60R040C7. Le continuou

Translated Description (Spanish)

IET Power Electronics Volumen 15, Número 7 pág. 594-604 ORIGINAL RESEARCHOpen Access Modelo analítico simple para el cálculo preciso de la pérdida de conmutación en MOSFET de potencia utilizando no linealidades de la capacitancia de Miller Edemar O. Prado, Autor Correspondiente Edemar O. Prado edemar.prado@ufba.br Laboratorio de Eficiencia Energética (LABEFEA) Universidad Federal de Bahía, Salvador, Bahía, Brasil Grupo de Investigación de Electrónica de Potencia y Control (GEPOC) Universidad Federal de Santa María, Santa María, Rio Grande do Sul, Brasil Correspondencia Edemar O. Prado, Laboratorio de Eficiencia Energética (LABEFEA) Universidad Federal de Bahía, Salvador, BA, Brasil. Correo electrónico: edemar.prado@ufba.brBusque más artículos de este autorPedro C. Bolsi, Pedro C. Bolsi Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilBusque más artículos de este autorHamiltom C. Sartori, Hamiltom C. Sartori Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilBusque más artículos de este autorJosé Renes Pinheiro, José Renes Pinheiro Energy Efficiency Lab (LABEFEA) Universidad Federal de Bahía, Salvador, Bahía, Brasil Grupo de Investigación de Electrónica de Potencia y Control (GEPOC) Universidad Federal de Santa María, Santa María, Rio Grande do Sul, BrasilBuscar más artículos de este autor Edemar O. Prado, Autor Correspondiente Edemar O. Prado edemar.prado@ufba.br Laboratorio de Eficiencia Energética (LABEFEA) Universidad Federal de Bahía, Salvador, Bahía, Brasil Grupo de Investigación de Electrónica de Potencia y Control (GEPOC) Universidad Federal de Santa María, Santa María, Rio Grande do Sul, Brasil Correspondencia Edemar O. Prado, Laboratorio de Eficiencia Energética (LABEFEA) Universidad Federal de Bahía, Salvador, BA, Brasil. Correo electrónico: edemar.prado@ufba.brBusque más artículos de este autorPedro C. Bolsi, Pedro C. Bolsi Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilBusque más artículos de este autorHamiltom C. Sartori, Hamiltom C. Sartori Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilBusque más artículos de este autorJosé Renes Pinheiro, José Renes Pinheiro Energy Efficiency Lab (LABEFEA) Federal University of Bahia, Salvador, Bahia, Brazil Power Electronics and Control Research Group (GEPOC) Federal University of Santa Maria, Santa Maria, Rio Grande do Sul, BrazilBuscar más artículos de este autorPrimera publicación: 09 de febrero de 2022 https://doi.org/10.1049/pel2.12252AboutSectionsPDF ToolsRequest permissionExport citationAñadir a favoritosTrack citation ShareShare Dar accesoShare full text accessShare full-text accessPlease review our Terms and Conditions of Use and check box below to share full-text version of article.I have read and accept the Wiley Online Library Terms and Conditions of UseShareable LinkUse el siguiente enlace para compartir una versión de texto completo de este artículo con tus amigos y colegas. Más información.Copiar URL Compartir un enlaceCompartir enFacebookTwitterLinked InRedditWechat Resumen Se propone un modelo analítico simple y preciso para la estimación de las pérdidas de conmutación en los MOSFET de potencia. Consiste en simplificar el comportamiento no lineal de la capacitancia Miller en función de la tensión. Los resultados experimentales se utilizan para validar el modelo en el rango de 5–500 kHz. El modelo analítico propuesto se compara con otros métodos de uso frecuente. Los resultados confirman la precisión del modelo propuesto en diferentes niveles de voltaje, utilizando cuatro números de pieza MOSFET diferentes, que abarcan tres tecnologías: SiC, superunión y silicio convencional. Debido a su simplicidad de implementación, se recomienda especialmente para aplicaciones que diseñan convertidores mediante la evaluación de una gran base de datos de números de parte de transistores. 1 INTRODUCCIÓN Al operar a frecuencias de decenas y cientos de kHz, el uso de convertidores de potencia de conmutación dura, con una densidad de potencia cada vez mayor, ha crecido progresivamente. Esto se logró gracias a los avances tecnológicos en el desarrollo de tecnologías de semiconductores de banda prohibida ancha y superunión aplicadas a los MOSFET [1-5]. En este escenario, es necesaria la estimación precisa de las pérdidas de potencia del transistor. De lo contrario, la eficiencia del convertidor podría malinterpretarse, lo que resultaría en un sistema de transferencia de calor de tamaño insuficiente, que corre el riesgo de dañar la unión MOSFET, o uno de gran tamaño, lo que hace que el convertidor sea innecesariamente grande y costoso. En general, existen tres métodos computacionales capaces de estimar las pérdidas de potencia en los FET: analítico, análisis de elementos finitos (fea) y SPICE [6, 7]. Las principales diferencias entre estos son su precisión, complejidad y tiempo de cálculo (Figura 1). Aunque menos preciso, el modelo analítico es fácil de usar, así como computacionalmente más rápido que SPICE o fea. Por esta razón, a menudo es el método preferido en los diseños, especialmente los que emplean grandes bases de datos de componentes y buscan la optimización mediante la iteración de varios puntos de funcionamiento del convertidor y números de pieza MOSFET [1, 2, 5]. FIGURA 1Abrir en el visor de figurasComparación de PowerPoint de fea, SPICE y métodos de estimación de pérdidas analíticas En las últimas décadas, un gran número de autores abordaron este tema y se propusieron diferentes modelos analíticos [8-13]. Estos estiman las pérdidas de conducción en función de la resistencia en estado encendido del MOSFET y las pérdidas de conmutación en función del tiempo de superposición de voltaje-corriente. La duración de la superposición está relacionada con los tiempos de carga y descarga de las capacitancias de compuerta a drenaje y de compuerta a fuente. Por lo tanto, la precisión de la estimación de pérdidas de conmutación se basa en su modelado adecuado. Si bien la capacitancia de puerta a fuente puede considerarse lineal, la capacitancia de puerta a drenaje o Miller no es lineal. Este comportamiento no lineal a menudo se ignora, como en las ref. [8-11], o, en algunos casos, se sobreestima, como en la ref. [12]. Debido a esto, estos modelos analíticos pueden tener un error cada vez mayor a medida que aumenta la frecuencia, debido a la modelización inexacta de los tiempos de superposición de voltaje-corriente. Para mejorar su precisión, se debe considerar el comportamiento no lineal de la capacitancia de Miller. Sin embargo, los modelos analíticos que proponen ser precisos en un amplio rango de frecuencias tienden a ser complejos. Este es el caso de la ref. [13], en la que la forma de la curva de capacitancia de Miller frente a la tensión se reproduce utilizando un número de puntos igual al nivel de tensión (por ejemplo, 300 puntos para 300 V). A menudo, los convertidores se diseñan utilizando algoritmos de optimización, evaluando una gran base de datos de números de pieza MOSFET, con el objetivo de una o más características deseadas, como el costo, las pérdidas o el volumen [1, 2, 14-18]. En este caso, el enfoque de la ref. [13] dificulta la construcción de una gran base de datos. Por lo tanto, es necesario un enfoque directo y preciso que considere el comportamiento no lineal de la capacitancia de Miller, con una implementación simple. Con base en la discusión descrita, este manuscrito presenta dos contribuciones principales: Propuesta de un enfoque simple y preciso para cambiar la estimación de pérdidas, mediante una linealización de Q GD $Q_{\text{GD}}$ . Se puede utilizar para diferentes tecnologías MOSFET y niveles de tensión. Un análisis comparativo entre los modelos analíticos [8-13] y el método propuesto para el rango de 5–500 kHz. Las pérdidas estimadas por cada modelo se comparan con las mediciones y se discuten. Se prueban tres tecnologías MOSFET diferentes (silicio (Si), superunión (SJ), carburo de silicio (SiC)), utilizando cuatro números de pieza de transistor. Los resultados experimentales se miden utilizando un circuito de prueba de doble pulso que funciona en estado estacionario y en equilibrio térmico. Las pérdidas se obtienen en función de la resistencia térmica de cada MOSFET y las mediciones de temperatura. 2 MODELO DE PÉRDIDA DE CONDUCCIÓN El modelo analítico para estimar las pérdidas en estado activo en transistores MOSFET se ha abordado ampliamente en artículos científicos [8, 9, 11], notas de aplicación [10, 12] y libros [19, 20]. En todos los casos, está relacionado con el producto de corriente al cuadrado con resistencia en estado de drenaje a fuente R DSon $R_{\text{DSon}}$ . El valor de R DSon $R_{\text{DSon}}$ está asociado a los mecanismos que determinan la movilidad del operador [21, 22]. Una ecuación de potencia suele ser suficiente para modelar R DSon $R_{\text{DSon}}$ . Los coeficientes para esta ecuación se obtienen ajustando los valores de R DSon $R_{\text{DSon}}$ medidos en función de la temperatura de unión T J $T_{\text J}$ , que es una curva normalmente proporcionada por el fabricante del MOSFET. El comportamiento de la curva R DSon × T J $R_{\text{DSon}} \times T_{\text J}$ en forma matemática puede representarse mediante la ref. [12], R DSon ( T J ) = R DSon ( 25 o C ) . 1 + α 100 T J − 25 o C \begin{equation} R_{\text{DSon}(T_J)} = R_{\text{DSon}(25 ^\circ \text{C})}.{\left(1 + \frac{\alpha }{100}\right)}^{T_{\text J} - 25^\circ \text{C}} \end{equation} (1)donde T J $T_{\text J}$ es la temperatura de unión durante el funcionamiento, R DSon ( 25 o C ) $R_{\text{DSon}(25 ^\circ \text{C})}$ es el valor de R DSon $R_{\text{DSon}}$ a 25 o $^\circ$ C, y α $\alpha$ es el coeficiente de temperatura, obtenido de la pendiente del R DSon × T J $R_{\text{DSon}} \times T_{\text J}$ curve de la hoja de datos. De esta manera, las pérdidas en estado activo (conducción) P C $P_{\text C}$ se pueden calcular como, P C = R DSon ( T j ) I RMS 2 . \begin{equation} {P_{\text{C}}} = {R_{\text{DSon}(Tj)}}{I_{\text{RMS}}}^2. \end{equation} (2) En el análisis comparativo de la Sección 4, para tener el mismo comportamiento de dependencia de la temperatura de R DSon $R_{\text{DSon}}$ para todos los modelos, la Ecuación (2) se utiliza para estimar las pérdidas de conducción. Además de la temperatura de la unión, el voltaje de la compuerta también tiene un impacto directo en la resistencia del drenaje a la fuente en el estado. Por lo tanto, R DSon $R_{\text{DSon}}$ se ajusta de acuerdo con la tensión de compuerta aplicada, siguiendo los diagramas de características eléctricas de cada hoja de datos MOSFET. 3 SWITCHING LOSS MODEL Esta sección presenta las ecuaciones utilizadas en el enfoque propuesto en este manuscrito, que se basa en modelos anteriores. Los tiempos de superposición se utilizan para determinar las pérdidas de conmutación P SW $P_{\text{SW}}$ , P SW = 1 2 ( t on V DS I on + t off V DS I off ) F SW \begin{equation} {P_{\text{SW}}} = \frac{1} {2}({t_{\text{on}}}{V_{\text{DS}}}{I_{\text{on}}} + {t_{\text{off}}}{V_{\text{DS}}}{I_{\text{off}}}){F_{\text{SW}}} \end{equation} (3)donde F $ SW_{\text{SW}}} es la frecuencia de conmutación, V DS $ V_{\text{DS}}$ es el voltaje de drenaje a fuente sobre el MOSFET, y I on $I_{\text{on}}$ , I off $I_{\text{off}}$ , t $t_{\text{on}}$ , t $t_{\text{off}}$ son las respectivas corrientes y superposición de duración del MOSFET. En algunos casos, como en las refs. [9, 11, 12], las pérdidas asociadas a la capacitancia de salida del transistor C OSS $C_{\text{OSS}}$ se suman a la Ecuación (3). Sin embargo, estos no son significativos y pueden ignorarse [23]. Los períodos de tiempo t on $t_{\text{on}}$ y t off $t_{\text{off}}$ se determinan como, t on = Q I Gon \begin{gather} t_{\text{on}} = \frac{Q}{I_{\text{Gon}}} \end{gather} (4) t off = Q I Goff \begin{gather} t_{\text{off}} = \frac{Q}{I_{\text{Goff}}} \end{gather} (5)siendo las corrientes de puerta I Gon $I_{\text{Gon}}$ y I Goff $I_{\text{Goff}}$ , I Gon = ( V gs − V PL ) / R G \begin{gather} I_{\text{Gon}} = (V_{\text{gs}} - V_{\text{PL}})/R_{\text G} \end{gather} (6) I Goff = V PL / R G \begin{gather} I_{\text{Goff}} = V_{\text{PL}}/R_{\text G} \end{gather} (7)en el que V gs $V_{\text{gs}}$ y V PL $V_{\text{PL}}$ son los voltajes de puerta y meseta, y la resistencia de puerta R G $R_{\text G}$ = R Gext $R_{\text{Gext}}$ + R Gint $R_{\text{Gint}}$ , que corresponden respectivamente a las resistencias de compuerta externa e intrínseca [8]. El cargo Q $Q$ , responsable de las pérdidas de conmutación en el modelo, viene dado por la suma de los cargos de puerta a fuente y drenaje a fuente, Q GS $Q_{\text{GS}}$ y Q GD $Q_{\text{GD}}$ , Q = Q GS + Q GD . \begin{equation} Q = Q_{\text{GS}} + Q_{\text{GD}}. \end{equation} (8) Con estas definiciones, las pérdidas por superposición de voltaje-corriente en el transistor pueden estimarse mediante la Ecuación (3), en función de la frecuencia de conmutación. Las pérdidas totales se obtienen sumando las Ecuaciones (2) y (3), P TOT = P C + P SW . \begin{equation} P_{\text{TOT}} = P_{\text{C}}+P_{\text{SW}}. \end{equation} (9) Aunque las pérdidas de conmutación dependen del tiempo de superposición voltaje-corriente, la diferencia fundamental entre cada modelo radica en la estrategia para determinar la carga de las capacitancias parásitas, Q GS $Q_{\text{GS}}$ y Q GD $Q_{\text{GD}}$ . 3.1 Modelo para Q GS $Q_{\text{GS}}$ El modelo para la capacitancia de puerta a fuente C GS $C_{\text{GS}}$ se obtiene durante la transición actual. En este período, el voltaje de compuerta está entre el umbral ( V TH $V_{\text{TH}}$ ) y los voltajes de meseta. Dado que C GS $C_{\text{GS}}$ es altamente lineal y más grande que la capacitancia de puerta a drenaje C GD $C_{\text{GD}}$ , es habitual aproximar C GS $C_{\text{GS}}$ por la capacitancia de entrada C ISS $C_{\text{ISS}}$ [7]. Esta aproximación también se utiliza en el modelo propuesto. El cargo de puerta a fuente se define como, Q GS = C ISS ( V PL − V TH ) . \begin{equation} {Q_{\text{GS}}} = C_{\text{ISS}}(V_{\text{PL}} - V_{\text{TH}}). \end{equation} (10) 3.2 Los enfoques de modelado anteriores para Q GD $Q_{\text{GD}}$ El modelo para la capacitancia de puerta a drenaje MOSFET C GD $C_{\text{GD}}$ (también llamada capacitancia de transferencia inversa C RSS $C_{\text{RSS}}$ ) se obtiene de los transitorios de voltaje del transistor. C GD $C_{\text{GD}}$ es menor que C GS $ C_{\text{GS}}$ y no lineal con respecto al voltaje [24]. En la Figura 2, se presenta la hoja de datos C GD × V DS $C_{\text{GD}}\ times V_{\text{DS}}$ curve para varios números de pieza MOSFET de diferentes voltajes y tecnologías. La no linealidad de C GD $C_{\text{GD}}$ es más prominente en transistores cuya tensión de ruptura V DSb $V_{\text{DSb}}$ es mayor que 100 V. FIGURA 2Abrir en el visor de figurasComparación de PowerPoint de C GD $C_{\text{GD}}$ comportamiento entre MOSFET con diferentes tecnologías y V DSb $V_{\text{DSb}}$ Parte de los modelos analíticos analizados no consideran el comportamiento no lineal de la curva C GD $C_{\text{GD}}$ para determinar Q GD $Q_{\text{GD}}$ . Las referencias lo toman directamente de las tablas de la hoja de datos. [8-10], y [11] utiliza los tiempos de subida y bajada de actual, en lugar de t en $t_{\text{on}}$ y t off $t_{\text{off}}$ en la ecuación (5). El modelo analítico propuesto por la ref. [12] considera la curva C GD $C_{\text{GD}}$, pero fue concebido y validado para MOSFET con V DSb $V_{\text{DSb}}$ por debajo de 40 V, donde la no linealidad de la forma de la curva de C GD $C_{\text{GD}}$ es menos prominente. Una estrategia más detallada, propuesta por la ref. [13], reproduce toda la forma de la curva C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$. La desventaja de esta estrategia es el uso de un gran número de puntos (1 punto por V DS $V_{\text{DS}}$ ), especialmente en aplicaciones en las que se va a construir una gran base de datos de números de pieza MOSFET. Desde esta perspectiva, se propone un enfoque simple y preciso para cambiar la estimación de pérdidas, basándose en los conceptos de [12] y [23]. 3.2.1 Estrategia de modelización de la ref. [12] La Figura 3 muestra la estrategia utilizada para obtener Q GD $Q_{\text{GD}}$ propuesta por la ref. [12]. En este modelo, Q GD $Q_{\text{GD}}$ se adquiere mediante una aproximación de dos puntos en la curva C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$. El primer punto C GD 1 $C_{\text{GD}1}$ se toma a la tensión de drenaje a fuente V DS $V_{\text{DS}}$ sobre el transistor, y el segundo punto C GD 2 $C_{\text{GD}2}$ a la tensión equivalente a la caída en el MOSFET ( V DSon = R DSon I ON ) $(V_{\text{DSon}}=R_{\text{DSon}} I_{\text{ON}})$ . A ambas capacitancias se les da el mismo peso, multiplicándose por el mismo voltaje, V DS − V DSon $V_{\text{DS}} - V_{\text{DSon}}$ . Las cargas resultantes se suman y se dividen por dos. FIGURA 3Abrir en el visor de figurasPowerPoint Strategy para extraer C GD $ C_{\text{GD}}$ usando dos puntos en la curva C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ propuesta por la ref. [12] Con el desarrollo de las tecnologías de superunión y banda prohibida ancha, el uso de transistores a voltajes más altos y por encima de 100 kHz está creciendo [25]. Los diferentes comportamientos de los MOSFET C GD $C_{\text{GD}}$ para V DSb $V_{\text{DSb}}$ más altos, que se muestran en la Figura 2, pueden provocar errores al usar la ref. [12]. Como ejemplo, para un MOSFET con una variación de C GD $C_{\text{GD}}$ como IPW60R040C7, el método propuesto por la ref. [12] considerará C GD 2 $C_{\text{GD}2}$ en la gota V DSon $V_{\text{DSon}}$ , y C GD 1 $C_{\text{GD}1}$ en V DS $V_{\text{DS}}$ . Dado que este MOSFET tendría un C GD 2 $C_{\text{GD}2}$ tres órdenes de magnitud mayor que C GD 1 $C_{\text{GD}1}$ , y se les da el mismo peso, el valor de C GD 2 $C_{\text{GD}2}$ dominaría sobre C GD 1 $C_{\text{GD}1}$ . El Q GD $Q_{\text{GD}}$ resultante se sobrestimaría. Esto conduce a un P SW $P_{\text{SW}}$ más alto, con un error creciente a medida que aumenta la frecuencia. El enfoque de la ref. [12] está destinado a MOSFET como el 40 V IRL40B212, que tiene una varianza de capacitancia de Miller menor que un orden de magnitud. Sin embargo, los modelos de baja tensión a menudo se utilizan de manera inadecuada para calcular las pérdidas de conmutación en transistores que funcionan con V DS $V_{\text{DS}}$ en el rango de 400 V, como se hace en las referencias. [24, 26, 27]. 3.2.2 Estrategia de modelado de la ref. [23] Con base en fea, se propone analizar el cargo Q GD $Q_{\text{GD}}$ como dos porciones distintas, llamadas Q 3 $Q_3 $ y Q 4 $ Q_4 $ , que se muestran en la Figura 4. Hasta cargar Q 3 $Q_3 $ , V DS $V_{\text{DS}}$ se reduce abruptamente al voltaje de transición V X $V_X$ , y luego disminuye gradualmente hasta que se alcanza la caída de voltaje en estado encendido V DSon $V_{\text{DSon}}$. V X $V_X$ se define como el V DS $V_{\text{DS}}$ en el que la capa epitaxial de tipo n en el óxido cambia de agotamiento a acumulación. Q 3 $Q_3 $ se define como el incremento de carga de compuerta necesario para que la tensión V DS $V_{\text{DS}}$ caiga a la tensión de transición V X $V_{X}$ , y representa la parte más significativa de las pérdidas de conmutación. Q 4 $Q_4 $ es el incremento de carga necesario para que el voltaje de compuerta termine la meseta de Miller; tiene poca influencia en las pérdidas de conmutación y, por lo tanto, puede ignorarse [23]. FIGURA 4Abrir en el visor de figurasPowerPoint Característica de carga de puerta total con respecto a V DS $V_{\text{DS}}$ (adaptado de la ref. [23]) Este enfoque dio como resultado un modelo analítico validado con el software DESSIS, con buena precisión. Sin embargo, dado que los fabricantes generalmente solo proporcionan el cargo total entre la compuerta y el drenaje, no es posible identificar qué parte corresponde a Q 3 $Q_3 $ y Q 4 $Q_4 $ , lo que dificulta el uso de este modelo analítico. 3.3 Modelo propuesto para Q GD $Q_{\text{GD}}$ A pesar de tener contribuciones importantes, ambos modelos analíticos discutidos en las ref. [12] y [23] pueden no ser adecuados para modelar el comportamiento de Q GD $Q_{\text{GD}}$ en transistores con C GD $C_{\text{GD}}$ no lineales, mientras que el modelo en la ref. [13] no se recomienda para aplicaciones que buscan diseñar convertidores utilizando grandes bases de datos MOSFET. Para superar estas preocupaciones, se propone el uso de los conceptos combinados de las refs. [12] y [23]. La estrategia consiste en extraer puntos de la curva C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$, como se hace en la ref. [12], teniendo en cuenta el análisis de carga de compuerta proporcionado por la ref. [23]. Este último define que V X $V_X$ representa la parte más significativa de las pérdidas de conmutación, pero no presenta una forma de obtener este parámetro. La contribución del enfoque propuesto es determinar analíticamente la posición V X $V_X$ en la curva C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$, y usarla para estimar Q GD $Q_{\text{GD}}$ . Con esto, se pretende modelar adecuadamente el comportamiento de C GD × V DS $ C_{\text{GD}} \times V_{\text{DS}}$, responsable de la mayoría de las pérdidas causadas por transitorios de tensión en el solapamiento tensión-corriente. El transitorio de voltaje de conmutación relacionado con Q GD $Q_{\text{GD}}$ está influenciado por R G $R_{\text G}$ y C GD $C_{\text{GD}}$ . Estos forman un comportamiento de circuito RC. Por lo tanto, la mayor parte de la carga/descarga de este circuito RC ocurrirá dentro de dos constantes de tiempo ( 2 τ ) $(2\tau )$ , en las que el voltaje está al 13.5% de V DS $V_{\text{DS}}$ , como se muestra en la Figura 5. Este voltaje siempre será del 13,5% a 2 τ $ 2\tau$ , independientemente del valor real de R G $R_{\text G}$ y C GD $C_{\text{GD}}$ . FIGURA 5Abrir en el visor de figurasIlustración de PowerPoint de V X $V_X$ en el instante 2 τ $ 2\tau$ en el encendido de MOSFET. El triángulo sombreado representa la linealización del área de superposición considerando 2 τ $ 2\tau$ El método propuesto se basa en una linealización: trazando una línea entre 2 τ $ 2\tau$ y V DS $V_{\text{DS}}$ , se forma un triángulo, identificado en la Figura 5. El área de este triángulo es la misma que el área bajo la curva de descarga de V DS $V_{\text{DS}}$ . Este conocimiento se utiliza para colocar el voltaje de transición V X $V_X$ en la curva C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ al 13.5% de V DS $V_{\text{DS}}$ . La capacitancia y la carga de puerta a drenaje, utilizadas para estimar t en $t_{\text{on}}$ y t off $t_{\text{off}}$ , se obtienen a partir de los dos puntos identificados como A y B en la Figura 6. Estos deben asignarse, respectivamente, a la tensión de transición V X $V_X$ , y a la tensión de drenaje a fuente a través del MOSFET, V DS $V_{\text{DS}}$ . Los puntos A y B se utilizan en la ecuación (11), donde se obtiene un Q GD $Q_{\text{GD}}$ equivalente, representado por el punto 1 en la figura 6, Q GD = C GD ( B ) V DS + C GD ( A ) 0.135 V DS 2 \begin{equation} Q_{\text{GD}} = {\left(\frac{{C_{\text{GD}(\text{B})}}{V_{\text{DS}}}+C_{\text{GD}(\text{A})}0.135{V_{\text{DS}}} {2}\right)} \end{equation} (11)en el que C GD ( B ) $ {{\rm {C}}_{\text{GD}(\text{B})}$ es la capacitancia de puerta a drenaje aplicada en el V DS $V_{\text{DS}}$ , y C GD ( A ) $ {\rm {C}}_{\text{GD}(\text{A}}} es la capacitancia de puerta a drenaje aplicada en el 13.5 % $\ $ de V DS $ {\text {V}} $ {DS}$ . Los ejemplos proporcionados en la Figura 6 son para MOSFET que operan a V DS = 50 % $V_{\text{DS}} = 50\%$ de V DSb $V_{\text{DSb}}$ . FIGURA 6Abrir en el visor de figurasPowerPoint Obtención del cargo Miller Q GD $Q_{\text{GD}}$ . Enfoque propuesto (punto 1, Q GD $Q_{\text{GD}}$ promedio de A y B) en comparación con la ref. [12] (punto 2). (a) IPW60R040C7. (b) IMW65R072M1H. (c) MTW20N50E. (d) IRFP260N Para ilustrar la diferencia entre el método propuesto y la ref. [12], el punto 2 en la Figura 6 representa el Q GD $Q_{\text{GD}}$ equivalente que se encontraría si se usara la ref. [12], siguiendo la estrategia descrita en la Sección 3.2. Al utilizar la estrategia propuesta para asignar V X $V_X$ (punto A), la pendiente inicial de la curva C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ puede no influir en la linealización de Q GD $Q_{\text{GD}}$ debido a la colocación del punto A, como en la Figura 6(a,b). Sin embargo, en otros casos, como en la Figura 6(c,d), V X $V_X$ (punto A) se coloca encima de la derivada inicial de la curva. Esto significa que el valor linealizado de Q GD $Q_{\text{GD}}$ dependerá de la forma de la curva C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$, así como del voltaje sobre el MOSFET. A medida que aumenta la frecuencia, las inductancias parásitas de PCB y MOSFET internas tienen un impacto en los transitorios de voltaje y corriente [7, 23, 28]. Debido a la complejidad e incertidumbre en la determinación de estas inductancias, y al hecho de que la inductancia de la PCB depende del diseño, el análisis comparativo realizado en este trabajo no considera el impacto de las inductancias parásitas. 4 VALIDACIÓN DEL MODELO Y ANÁLISIS COMPARATIVO El circuito chopper que se muestra en la Figura 7 está diseñado para validar los resultados. Funciona en estado estacionario y en equilibrio térmico, con los parámetros que se muestran en la Tabla 1. Esto no tiene en cuenta los transitorios térmicos del MOSFET, y la temperatura en el dispositivo puede considerarse uniforme [29]. TABLA 1. MOSFET y parámetros del circuito Parámetro Símbolo IPW60R040C7 IMW65R072M1H MTW20N50E IRFP260N Tecnología - Superunión Carburo de silicio Voltaje de ruptura de silicio V DSb $V_{\text{DSb}}$ 600 V 650 V 500 V 200 V Temperatura máxima de unión T J $T_{\text{J}}$ 150 ¢ $^\circ$ C 150 ¢ $^\circ$ C 150 ¢ $^\circ$ C 175 ¢ $^\circ$ C Inductancia L $ L$ 1.7 mH 1.7 mH 1.7 mH 1.7 mH Carga R 70 Ω $\Omega$ 70 Ω $\Omega$ 70 Ω $\Omega$ 35 Ω $\Omega$ Voltaje de compuerta V G $ V_{\text G}$ 15 V 15 V 15 V 15 V Resistencia de compuerta R G $ R_{\text{G}}$ 15 Ω $\Omega$ 15 Ω $\Omega$ 15 Ω $\Omega $ 15 Ω $\Omega$ Voltaje de drenaje a fuente V DS $V_{\text{DS}}$ 240/300/360 V 260/325/390 V 200/250/300 V 80/100/120 V Corriente media del inductor I AVG $I_{\text{AVG}}$ 1.71/2 .14/2.57 A 1.85/2 .32/2 .78 A 1.43/1 .78/2 .14 A 1.14/1 .42/1 .71 A FIGURA 7Abre en el visor de figurasCircuito de prueba de PowerPoint: (a) diagrama y (b) configuración experimental. 1) Controlador de compuerta; 2) dispositivo bajo prueba; 3) diodo con disipador de calor; 4) inductor; 5) carga resistiva (lado inferior); 6) fuente de voltaje ajustable V D $ V_{\text{D}}$ utilizada para mantener V DS $ V_{\text{DS}}$ constante; 7) enfriador de aire A partir de la temperatura, se obtienen pérdidas totales utilizando las resistencias térmicas de cada dispositivo. Los MOSFET probados son IPW60R040C7 (SJ), IMW65R072M1H (SiC), MTW20N50E (Si) e IRFP260N (Si); operados a voltajes correspondientes al 40%, 50% y 60% de cada MOSFET respectivo V DSb $V_{\text{DSb}}$ . Para minimizar los efectos de la recuperación inversa, se utilizó un diodo libre C3D10060A de tecnología SiC. Para las mediciones de temperatura, se utiliza una cámara térmica Fluke Ti20. Este dispositivo de imagen térmica tiene una precisión de ± $ \pm$ 2 o $^\circ$ C o 2%, lo que sea más alto [30]. La emisividad de la cámara térmica se establece en 0,9. La temperatura ambiente es constante para cada prueba, y el entorno del laboratorio se mantiene separado de las interferencias externas en la temperatura, como el viento u otras fuentes de calor cercanas. Las temperaturas en la unión, la caja y el disipador de calor se modelan en función de la pérdida de potencia (9) en el semiconductor [31, 32]. La temperatura de unión se puede encontrar con, T J = P TOT R θ JA + T A \begin{equation} T_{\text J} = P_{\text{TOT}} R_{\theta \text{JA}}+T_{\text A} \end{equation} (12)donde T A $ T_{\text A}$ es la temperatura ambiente y R θ JA $ R_{\theta \text{JA}}$ la resistencia térmica ambiente de unión. Dado que la resistencia térmica de un disipador de calor no es lineal con respecto a la longitud, el número de aletas, el flujo de aire, la altitud, entre otros [29, 31, 33], el MOSFET se utiliza sin un disipador de calor, con el fin de aumentar la precisión de las mediciones térmicas. Las pérdidas totales se obtienen utilizando las temperaturas case ( T C $T_{\text C}$ ) y ambient ( T A $T_{\text A}$ ), y la resistencia térmica case-ambient R θ CA $ R_{\theta \text{CA}}$ de cada MOSFET, T C = R θ CA P TOT + T A . \begin{equation} T_{\text{C}} = R_{\theta \text{CA}}{P_{\text{TOT}}}+T_{\text{A}}. \end{equation} (13) El valor de R θ CA $R_{\theta \text{CA}}$ se calcula con las resistencias térmicas proporcionadas por el fabricante: junction-ambient R θ JA $R_{\theta \text{JA}}$ y junction-case R θ JC $R_{\theta \text{JC}}$ . A partir de estos, se obtiene el modelo térmico para cada MOSFET. 4.1 IPW60R040C7 El MOSFET de superunión IPW60R040C7 se utiliza como ejemplo del procedimiento para obtener el modelo térmico. Sus resistencias térmicas son R θ JA = 62 $R_{\theta \text{JA}} =62 $ C / W $^\circ \mathrm{C/W}$ y R θ JC = 0.55 $R_{\theta \text{JC}}=0.55 $ C / W $^\circ \mathrm{C/W}$ , lo que resulta en R θ CA = 61.45 $ R_{\theta \text{CA}}=61.45 $ C / W $^\circ \mathrm{C/W}$ . La curva C GD × V DS $C_{\text{GD}} \times V_{\text{DS}}$ para este número de pieza MOSFET se muestra en la Figura 6(a). Las mediciones térmicas para frecuencias de conmutación de 20, 50 y 100 kHz, con el enfriador de aire apagado, se muestran en la Figura 8. FIGURA 8Abrir en el visor de figurasImágenes térmicas de PowerPoint adquiridas con la cámara térmica Fluke Ti20 y el transistor IPW60R040C7 ( R θ CA = $ R_{\theta \text{CA}} =$ 61,45 o C / W $^\circ \mathrm{C/W}$ ), sin refrigeración por aire. (a) 20 kHz. (b) 50 kHz. (c) 100 kHz. T A = 25 $T_{\text A} = 25 $ o $^\circ$ C En la Figura 9 se presenta una comparación entre las mediciones térmicas, el modelo propuesto y los modelos analíticos [8-13]. En el análisis comparativo de esta sección, las pérdidas por conducción se estiman utilizando la Ecuación (2), y las pérdidas por conmutación se estiman implementando cada modelo analítico. Los puntos rojos identifican las temperaturas de la caja medidas en IPW60R040C7. El continuo

Files

pel2.12252.pdf

Files (15.9 kB)

⚠️ Please wait a few minutes before your translated files are ready ⚠️ Note: Some files might be protected thus translations might not work.
Name Size Download all
md5:be8cde774987f559352ff6a24241d983
15.9 kB
Preview Download

Additional details

Additional titles

Translated title (Arabic)
نموذج تحليلي بسيط لحساب فقدان التبديل الدقيق في MOSFETs السلطة باستخدام غيرالخطية من السعة ميلر
Translated title (French)
Modèle analytique simple pour le calcul précis des pertes de commutation dans les MOSFET de puissance en utilisant les nonlinéarités de la capacité de Miller
Translated title (Spanish)
Modelo analítico simple para el cálculo preciso de la pérdida de conmutación en MOSFET de potencia utilizando no linealidades de la capacitancia de Miller

Identifiers

Other
https://openalex.org/W4211016563
DOI
10.1049/pel2.12252

Is supplement to
https://openalex.org/W3006564841 (Other)
https://openalex.org/W2993176810 (Other)
https://openalex.org/W2624847784 (Other)
https://openalex.org/W2543878150 (Other)
https://openalex.org/W2538025369 (Other)
https://openalex.org/W2385412623 (Other)
https://openalex.org/W2258872751 (Other)
https://openalex.org/W2186533392 (Other)
https://openalex.org/W2082505892 (Other)
https://openalex.org/W2072984677 (Other)

GreSIS Basics Section

Is Global South Knowledge
Yes
Country
Brazil

References

  • https://openalex.org/W1480606358
  • https://openalex.org/W1499760099
  • https://openalex.org/W1679944651
  • https://openalex.org/W1978925443
  • https://openalex.org/W1983618917
  • https://openalex.org/W1984946433
  • https://openalex.org/W1989218887
  • https://openalex.org/W2001319189
  • https://openalex.org/W2025506626
  • https://openalex.org/W2029699094
  • https://openalex.org/W2071750366
  • https://openalex.org/W2115260219
  • https://openalex.org/W2116909774
  • https://openalex.org/W2120462245
  • https://openalex.org/W2123681501
  • https://openalex.org/W2127744857
  • https://openalex.org/W2130914782
  • https://openalex.org/W2135904172
  • https://openalex.org/W2149876278
  • https://openalex.org/W2167640325
  • https://openalex.org/W2222937336
  • https://openalex.org/W2513432064
  • https://openalex.org/W2528001685
  • https://openalex.org/W2552831143
  • https://openalex.org/W2915055341
  • https://openalex.org/W2970532286
  • https://openalex.org/W4200050789
  • https://openalex.org/W637565114