Published November 3, 2022
| Version v1
Publication
Open
Inexact Floating-Point Multiplication Using Vedic Algorithm
Description
Abstract This paper discusses on Vedic based floating point multiplication. The computations with integers representing very big or tiny numbers is cumbersome due to power aware designs required in IC designs. A good way to express integer values is using the IEEE 754 floating point encoding. DSP applications that use floating point numbers have a wide dynamic range of sophisticated computational processes that call for imprecise calculation techniques. This article describes the implementation and design of the Vedic multiplication and exact floating-point adder-based IEEE 754 channelized floating-point multiplier. The concepts in Vedic mathematics can be meritoriously used to improve logical sequences for implementing computational blocks in system on chip designs. Specific Vedic Sutras are discussed in this paper to implement and create the channelized floating-point multiplier according to IEEE 754. The multiplier's inputs are presented in IEEE 754 32-bit format. For mantissa multiplication, it uses the Urdhva Triyakbhyam sutra. Cases of underflow and overflow are handled through effective designs, to support design of pSoCs with power awareness.
Translated Descriptions
⚠️
This is an automatic machine translation with an accuracy of 90-95%
Translated Description (Arabic)
الملخص تناقش هذه الورقة عملية ضرب الفاصلة العائمة على أساس فيدي. الحسابات ذات الأعداد الصحيحة التي تمثل أعدادًا كبيرة جدًا أو صغيرة جدًا مرهقة بسبب التصاميم المدركة للطاقة المطلوبة في تصاميم IC. من الطرق الجيدة للتعبير عن قيم الأعداد الصحيحة استخدام ترميز الفاصلة العائمة IEEE 754. تحتوي تطبيقات DSP التي تستخدم أرقام الفاصلة العائمة على مجموعة ديناميكية واسعة من العمليات الحسابية المعقدة التي تتطلب تقنيات حسابية غير دقيقة. تصف هذه المقالة تنفيذ وتصميم مضاعف الفاصلة العائمة الفيدي ومضاعف الفاصلة العائمة الدقيق القائم على الفاصلة العائمة IEEE 754. يمكن استخدام المفاهيم في الرياضيات الفيدية بجدارة لتحسين التسلسلات المنطقية لتنفيذ الكتل الحسابية في النظام على تصميمات الشرائح. تتم مناقشة سوترات فيدية محددة في هذه الورقة لتنفيذ وإنشاء مضاعف الفاصلة العائمة الموجه وفقًا لمعيار IEEE 754. يتم تقديم مدخلات المضاعف بتنسيق IEEE 754 32 بت. لضرب السرعوف، فإنه يستخدم Urdhva Triyakbhyam sutra. يتم التعامل مع حالات التدفق السفلي والتدفق الزائد من خلال تصميمات فعالة، لدعم تصميم pSoCs مع الوعي بالقوة.Translated Description (French)
Résumé Cet article traite de la multiplication en virgule flottante à base védique. Les calculs avec des entiers représentant des nombres très grands ou minuscules sont encombrants en raison des conceptions sensibles à la puissance requises dans les conceptions de circuits intégrés. Un bon moyen d'exprimer des valeurs entières est d'utiliser le codage à virgule flottante IEEE 754. Les applications DSP qui utilisent des nombres à virgule flottante ont une large gamme dynamique de processus de calcul sophistiqués qui nécessitent des techniques de calcul imprécises. Cet article décrit la mise en œuvre et la conception du multiplicateur à virgule flottante Vedic et du multiplicateur à virgule flottante IEEE 754 basé sur un additionneur à virgule flottante exact. Les concepts en mathématiques védiques peuvent être utilisés de manière méritoire pour améliorer les séquences logiques pour la mise en œuvre de blocs de calcul dans les conceptions de système sur puce. Des sutras védiques spécifiques sont discutés dans cet article pour mettre en œuvre et créer le multiplicateur à virgule flottante canalisé selon IEEE 754. Les entrées du multiplicateur sont présentées au format IEEE 754 32 bits. Pour la multiplication des mantisses, il utilise le sutra Urdhva Triyakbhyam. Les cas de sous-déversement et de débordement sont traités grâce à des conceptions efficaces, pour soutenir la conception de pSoC avec sensibilisation à la puissance.Translated Description (Spanish)
Resumen Este documento analiza la multiplicación por punto flotante basada en Védicos. Los cálculos con números enteros que representan números muy grandes o pequeños son engorrosos debido a los diseños conscientes de la potencia requeridos en los diseños de CI. Una buena manera de expresar valores enteros es utilizando la codificación de coma flotante IEEE 754. Las aplicaciones DSP que utilizan números de coma flotante tienen un amplio rango dinámico de procesos computacionales sofisticados que requieren técnicas de cálculo imprecisas. Este artículo describe la implementación y el diseño del multiplicador de coma flotante canalizado IEEE 754 basado en multiplicación védica y sumador de coma flotante exacto. Los conceptos en matemáticas védicas se pueden usar meritoriamente para mejorar las secuencias lógicas para implementar bloques computacionales en diseños de sistemas en chips. Los sutras védicos específicos se discuten en este documento para implementar y crear el multiplicador de punto flotante canalizado de acuerdo con IEEE 754. Las entradas del multiplicador se presentan en formato IEEE 754 de 32 bits. Para la multiplicación de la mantisa, utiliza el sutra Urdhva Triyakbhyam. Los casos de subdesbordamiento y desbordamiento se manejan a través de diseños efectivos, para respaldar el diseño de pSoC con conciencia de potencia.Files
latest.pdf.pdf
Files
(608.7 kB)
| Name | Size | Download all |
|---|---|---|
|
md5:697c3353b1a7c390a9c7586c2612deee
|
608.7 kB | Preview Download |
Additional details
Additional titles
- Translated title (Arabic)
- الضرب غير الدقيق للفاصلة العائمة باستخدام الخوارزمية الفيدية
- Translated title (French)
- Multiplication de points flottants inexacte à l'aide d'un algorithme védique
- Translated title (Spanish)
- Multiplicación Inexacta en Punto Flotante Usando Algoritmo Védico
Identifiers
- Other
- https://openalex.org/W4308076430
- DOI
- 10.21203/rs.3.rs-2221494/v1